基于ARM处理器的PC／104总线嵌入式计算机的设计（2） 控制系统, ISA总线, 计算机, 处理器, 嵌入式

3 PC／104计算机

   PC／104是一种优化的、小型的、堆栈式结构的嵌入控制系统，包括特定的结构和总线接口。PC／104总线共104根引脚，其中绝大多数与 ISA总线信号特性完全一致具体如下：

    (1)dx尺寸结构：标准模块的机械尺寸是 3．6×3．8寸 ，即 96×90mm。

    (2)堆栈式连接：去掉总线背板和插板滑道，总线“针”和“孔”形式层叠连接，即 PC／104总线模块之间总的连接是通过上层的针和下层的孔相互连接，这种层叠封装有极好的抗震性。

    (3)轻松总线驱动：减少元件数量和电源消耗，4mA线驱动即可使模块正常工作，每个模块 1～2瓦能耗。

4 硬件设计

4．1 总线接口部分

     ARM和 PC／1O4总线接口原理如图 1所示。



    在电路设计上 ，㈣ 采用了XIL Ⅸ的 XC95l44) 。ARM的数据、地址总线，以及读写等需要使用的控制信号全部连接到 CPLD上作为ARM处理器访问 CPLD的信号线，并将CPLD的部分I／O引出，通过BUFFER后，全部连接到Pc／104的总线接口上。这样，ARM处理器直接访问CPLD，CPLD则根据信号线上的变化完成相应的PC／1O4 总线上的操作。

    对于接口设计来说，最主要的就是时序设计。时序设计关系到系统能否正确地工作。同时，CPLD的标准输入  输出为L  I，电平，输人电平则可以兼容  rL电平。因此，虽然 CPLD可以直接与1vrL电平的 PC104总线相连， 但可能因为一些电气特性、信号完整性方面的问题导致系  统的可靠性下降。所以，使用了BUFFER来进行两个电平  间的转换，确保系统的稳定性和可靠性。

4．2  时序分析

    PC／104总线的 I／0读写时序如图 2和图3所示；Mem 空间的访问和 I／O空间基本类似，只是把信号由IOW、IOR换成了MEMW、MEMR。



    设计 Pc／104总线的访问时序，只需使用以下总线信号 ：

    (1)DATA[IS．．O]：PC／104数据总线；

    (2)ADDR[23．．O]：PC／1O4地址总线 ；

    (3)IOW：I／O空间写控制，低电平有效 ；

    (4)IOR：I／O空间读控制，低电平有效；

    (5)MEMW：Mem空间写控制 ，低电平有效；

    (6)MEMR：Mere空问读控制，低电平有效；

    (7)SYSCLK；PC／104总线时钟；

    (8)  ：地址锁存信号，在此不用作地址锁存，而是用作总线周期的开始同步，它的下降沿表示总线周期开始；

    (9)IOCHRDY：I／O设备就绪信号，当该电平为低(无效状态)时，表示 I／O设备要延长总线周期 ，信号 由三态门或集电极开路门驱动 ；

    (10)IRQ：中断请求信号 ，当处理器收到中断请求后，完成相应操作。

    PC／104总线速度比较慢，ARM 处理器的总线速度要明显高于 Pc／104。为了保证通信的正确性，需要降低ARM处理器的总线速度。因此，在进行 PC／104总线访问 时，采用变延迟 IO(Variable Latency IO)的访问模式，总线速度受 nWAIT信号控制。其读时序如图 4所示，写时序和读时序基本类似。

    根据 ARM总线的访问时序，实际参与操作控制的信号包括 ：

    (1)DATA[15．．o3：ARM数据总线；

    (2)ADDR[23．．o3：ARM地址总线；

    (3)a ：访问有效，低电平有效；

    (4)nOE：读控制信号，低电平有效；



    (5)nWE：写控制信号，低电平有效。

    在 PC／1O4总线控制器的设计上，需要完成 ARM 访问时序和 PC／1O4访问时序之间的转换。在本系统中是通过可编程逻辑 CPLD完成的，其连接示意图如图 5所示。