SDRAM接口的VHDL设计

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pengpengpang发表于 2015-6-29 21:59 | 只看该作者

SDRAM接口的VHDL设计

计算机, 半导体, 存储器, 接口, 程序

RAM（随机存取存储器　是一种在电子系统中应用广泛的器件，通常用于数据和程序的缓存。随着半导体工业的发展，RAM获得了飞速的发展，从RAM、DRAM(Dynamic RAM，即动态RAM)发展到SDRAM(Synchronous Dynamic RAM，即同步动态RAM)，RAM的容量越来越大、速度越来越高，可以说存储器的容量和速度已经成为半导体工业水平的标志。

　　１任务背景

　　SDRAM具有大容量和高速的优点，目前其存取速度可以达到100～133MHz，单片容量可以达到64Mbit或更高，因此在需要高速、大容量存储器的系统中得到广泛应用，如应用在目前的计算机内存中。但是SDRAM的控制比较复杂，其接口不能直接与目前广泛应用的普通微处理器例如MCS-51系列、MOTOROLA 68000系列　连接，这样就限制了SDRAM在微处理器系统中的应用。

　　我们的任务是设计一个通用微处理器，它要具有语音、数据、图像等多种处理功能，并具有RS232、USB等多种接口，另外由于多个通道的数据都需要进行缓存和处理，因此高速大容量的缓存是此系统必须的，所以选用了SDRAM作为缓存器件。来自多个输入通道的数据在采集后需要暂时存储在SDRAM中，处理后的数据也需要存储在SDRAM中，再输出到输出通道中。在SDRAM与多个输入输出通道之间，采用多个双口RAM作为接口器件。输入通道采集的数据首先存储在双口RAM中，采集满后，通过若干条指令将RAM中的数据转移到SDRAM中的一定位置中，将SDRAM中的数据转移到RAM中也只需要若干条指令来完成。这样通过几条指令来设置RAM起始地址、SDRAM起始地址、传送数据长度、传送数据方向之后，SDRAM与RAM之间数据传送就完全可以通过硬件实现，不必占用微处理器的指令时间。

　　２ SDRAM简介

　　SDRAM具有多种工作模式，内部操作是一个非常复杂的状态机。SDRAM的管脚分为以下几类：

　　 (1)　控制信号：包括片选、时钟、时钟有效、行／列地址选择、读写选择、数据有效；

　　 (2)　地址：时分复用管脚，根据行／列地址选择管脚控制输入地址为行地址或列地址；

　　 (3)　数据：双向管脚，受数据有效控制；

　　根据控制信号和地址输入，SDRAM包括多种输入命令：① 模式寄存器设置命令；② 激活命令；③ 预充命令；④写命令；⑤ 读命令；⑥自动刷新命令；⑦ 自我刷新命令；⑧突发停止命令；⑨ 空操作命令。

　　根据输入命令，SDRAM状态在内部状态间转移。内部状态包括：①模式寄存器设置状态；②激活状态；③预充状态；④写状态；⑤读状态；⑥自动刷新状态；⑦自我刷新状态；⑧节电状态。

　　３ SDRAM接口状态机设计

　　根据系统的要求，采用固定型号SDRAM，我们对SDRAM的操作进行了以下简化：

　　 (1)　不考虑随机存取模式，只采用突发读写数据模式，固定突发数据长度为2；

　　 (2)　固定SDRAM读命令输入到数据输出延时时钟周期为２；

　　 (3)　刷新模式仅采用自我刷新模式，不采用自动刷新模式；

　　 (4)　SDRAM的初始化、节电模式由微处理器控制；

　　 (5)　SDRAM为16位数据总线，RAM为32位数据总线，SDRAM进行一次突发操作，RAM进行一次读写操作，以实现速度匹配；

　　 (6)　SDRAM和RAM读写地址采用递增模式，连续变化。

　　简化的SDRAM接口状态转移图如图1所示。其中，初始化、自我刷新、电源关断、读操作、写操作、预充等状态又分别各由一组子状态组成。

　　为充分利用SDRAM的高速存取特性，读、写时序必须仔细设计，应基本可以实现每个时钟周期进行一次数据存取。

　　3.1 SDRAM读操作时序设计

　　当数据转移方向为从SDRAM到双口RAM时，如果SDRAM读操作行地址未发生变化，可以满足每时钟周期输出一次数据的高速操作。但是当SDRAM行地址发生变化时，必须返回预充状态，由于从SDRAM的读命令输入到SDRAM数据输出之间有2个时钟周期的延时，所以判断下一读操作的行地址是否发生变化必须提前两个周期判断。读操作部分的状态转移图如图２所示。

3.2 SDRAM写操作时序设计

　　当数据转移方向为从双口RAM到SDRAM时，如果SDRAM写操作行地址未发生变化，可以满足每时钟周期写入一次数据的高速操作。但是当SDRAM行地址发生变化时，必须返回预充状态，由于从SDRAM的写命令输入到SDRAM数据输入之间没有延时，所以判断下一写操作的行地址是否发生变化无需提前判断，因此写操作状态转移图比读操作部分简单。写操作部分的状态转移图如图３所示。

　　在所设计的读、写操作时序中，SDRAM地址、数据、控制信号和RAM部分的地址、数据、读写控制信号均由有限状态机产生，因此在状态转移过程中还必须仔细考虑RAM部分输出控制信号的时序关系。

　　４ VHDL实现

　　硬件描述语言VHDL(Very=high Speed IC HARDWARE DESCRIPTION Language)是一种应用于电路设计的高层次描述语言，具有行为级、寄存器传输级和门级等多层次描述，并且具有简单、易读、易修改和与工

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