6.4.1闸极耦合(Gate-Couple)技术
在次微米或深次微米制程下，组件的ESD 防护能力下降，为提升CMOS IC 的ESD 防护能力，在输入/输出PAD 的ESD防护用组件或输出级晶体管组件都会被做得较大，以期利用大尺寸的组件设计来提升ESD防护能力。大尺寸的组件在布局上经常画成手指状(finger-type)，例如一个NMOS组件其W/L=1000/0.6，则会在布局上画成10 支finger，彼此互相并联在一起。但是，在ESD 放电发生时，这10支finger 并不一定会同时导通(一般是
因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一导通，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其ESD 防护能力等效于只有2~3支finger(约300/0.6)的防护能力，而非10 支finger 的防护能力。这也就是为何组件尺寸已经做得很大，但ESD防护能力并未如预期般地上升的主要原因。【增打面积未能预期带来ESD增强，怎么办 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力">，降低Vt1吧】
为克服大尺寸晶体管在ESD 放电情下，不均匀导通的情况，图6.4-1 显示了利用电容耦合作用来使大尺寸晶体管的每一finger能均匀地导通的设计。图6.4-1(a)的设计是美国德州仪器(TI)公司在1992 年所报导的设计，该设计利用NMOS 的杂散Cgd电容做耦合组件，那个field-oxide device 加强了耦合电容的效用【疑问，该field-oxidedevice相当于额外加的电容，不影响其他特性】当有正的ESD 电压突然出现在PAD 上时，此瞬间的电压变化会导致NMOS闸极电压跟着上升，由于电容耦合作用之故。因NMOS 的闸极上有耦合的正电压，故大尺寸NMOS 组件的finger会被一起导通而进入骤回崩溃区(snapbackregion)，由于大尺寸输出组件NMOS 的每一finger 能够均匀导通，ESD放电能量便可均匀分散到每一finger 来承受，因此其ESD 防护能力才能够被有效地提升，真正发挥大尺寸晶体管组件应有的ESD防护水平。
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="374" width="449">
图6.4.1 a
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力"> 图6.4.1 b 因此，闸极耦合技术就是用来促使大尺寸晶体管在ESD 放电下能够均匀导通来旁通ESD电流的一个有效方法。图6.4-1(b)是此电容耦合技术应用于输入级ESD 防护电路上的一种安排，GCNMOS Gate-CoupleNMOS)是ESD 电流旁通用的组件，具有大的尺寸。因应用在输入端，故其闸极需经由一电阻Rg(~10KΩ)接地，以使该GCNMOS在CMOS IC 正当工作时是关闭的。另有一NMOS连接成电容状Cc，此NMOS 乃被用来加强电容耦合作用，当有正的ESD电压在输入PAD 上发生时，一部份的正电压会经由Cd 与Cc 耦合到GCNMOS 的闸极，此闸极电压会经由Rg 放电到地去，Rg的大小会影响闸极电压的维持(Holding)时间。GCNMOS 因而可以达到均匀导通的目的，以提升其ESD防护能力。【疑问，RC的选取多少技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力"> RC时常数大约为100n-1u 级，以保证保护结构一方面能对ps-ns数量级的冲击响应，另一方面对ms量级的正常信号保持关断】 6.4.2 互补式的闸极耦合静电放电防护电路
在任一I/OPin 上的ESD 放电有四种测试组合，所以ESD 防护设计必需要考虑这四种测试组合的ESD放电路径，以免引起内部电路损伤的问题。图6.4-2显示了互补式闸极耦合静电放电防护电路，在此电路中，除了闸极耦合的NMOS之外，另有一闸极耦合的PMOS，其在四种放电测试组合下的工作原理请参见图6.4-3。
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="576" width="419">
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="574" width="429">
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="352" width="420"> 在这电路中提供了四种不同的放电路径来有效旁通ESD 电流，ND-mode ESD 放电是利用闸极耦合PMOS 组件来旁通ESD电流，PS-mode ESD 放电是利用闸极耦合NMOS 组件来旁通ESD电流。选择合适的Cn(Cp)与Rn(Rp)，此电路能够提供有效的ESD 防护而不影响该CMOS IC 的正常工作。 图6.4-4显示此电路的实现技巧，该耦合电容可以利用PAD 与其下方Poly层的寄生电容来做，这可以不用占用额外的布局面积来实现这个电路。其实际布局方式请参见图6.4-5。【实现技巧，减小了面积 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力">】  技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="275" width="425">
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="273" width="455">
6.4.3 闸极耦合互补式LVTSCR 静电放电防护电路 图6.4-6显示了CMOS 制程在深次微米低电压下的输入级及传统的输入级ESD 防护电路，在低电压制程下，PMOS 及NMOS 的GateOxide 越来越薄，例如，在0.25μm 的CMOS制程技术下，Gate-Oxide 厚度只剩50A 左右，如此薄的GateOxide 很容易便会被ESD 所破坏。然而在传统的输入级ESD 防护电路设计上，常用一short channel 的NMOS组件做第二级保护，利用此NMOS 的drain breakdown 电压来箝制gate-oxide 上的ESD电压。但是随着低电压制程的演进，gate-oxide breakdown 电压与drain breakdown电压越来越接近，甚至可
能低于drain breakdown 电压，这时传统的ESD 防护设计便无法有效地保护这种愈来愈薄的GateOxide。因此一种结合前述LVTSCR 组件与电容闸极耦合技术的静电放电电路设计便被发展出来。  技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="330" width="348">
结合图6.3-3与图6.4-2 的设计，可得图6.4-7。在图6.4-7 中，有一Gate-Coupled PTLSCR安排于PAD 与VDD之间，有一Gate-Coupled NTLSCR 安排于PAD 与VSS 之间。在LVTSCR组件介绍时已说明LVTSCR组件的导通电压已下降到NMOS(或PMOS)组件的drain breakdown 电压，但此drain breakdown电压在深次微米低电压制程下，仍可能极接近(甚至大于)Gate-Oxide breakdown 电压，为使LVTSCR组件的导通电压能够再下降，利用Gate-Couple技术即可达成。当正的ESD 电压发生在PAD 上时，Cn 会耦合正电压到Mn1的闸极，因此Mn1 便会被导通，该被导通的Mn1 会进一步触发NTLSCR 组件的导通，当NTLSCR组件一被导通，其低的Holding Voltage 即可有效地箝制ESD电压而得以保护输入级内部的薄闸极氧化层。相同地在ND-mode ESD 放电情形下，PTLSCR 组件便会因Mp1的导通而触发导通来保护内部的薄闸极氧化层。因此，闸极耦合NTLSCR 与PTLSCR组件的等效导通电压可以更被降低，且此导通电压可藉由Cn (Cp)与Mn1(Mp1)的耦合作用来控制，也就是说可以做到可调性(tunable)的设计。  技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="514" width="431"> 因此在深次微米低电压的制程下，不需利用额外的制程处理，其ESD 防护能力仍可藉由图6.4-7的设计而大幅提升。当制程技术进步到深次微米的地步，前述的架构在芯片已大幅地被采用，且由于低电压的工作需求，电路的VDD电压亦下降至仅约2.5V 或1.8V而已，因此NTLSCR 与PTLSCR 组件的Holding Voltage可以很容易地利用适当的布局间距而稍大于VDD 电位，因此闸极耦合NTLSCR 与PTLSCR组件在深次微米低电压的制程下，可是安全地用来保护集成电路产品避免静电放电的破坏。
图6.4-8显示图6.4-7 电路的组件剖面设计图，该耦合电容Cn 与Cp 可利用PAD与Poly的寄生电容来达成，在布局上改变这两层重迭的面积即可调整耦合电容的大小，其实际实施布局图参见图6.4-9。  技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力">
在图6.4-9 中的Rp与Rn 是利用Poly 电阻来做，但在深次微米制程下，Poly层已大多用Ploycide，其具有更低的阻值，在这种制程下，大阻值(~KΩ)的Rp 与Rn 若用Polycide 的Polylayer 来拉，会占用很大的布局面积，此时可用小尺寸的PMOS 或NMOS 来达成Rp 与Rn的相同功能。这种适合用在有Polycide 或Salicide 制程的闸极耦合互补式LVTSCR 静电放电防护电路显示于图6.4-10中。  技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="378" width="481">
6.4.4 实验数据
有关于Gate-Coupled PTLSCR 与传统Gate-Source 短接的PMOS的组件特性测量图参见图6.4-11。关于Gate-coupled NTSLSCR 组件与传统GGNMOS组件之组件特性测量图参见图6.4-12。当PTLSCR/NTLSCR 组件的闸极具有负/正电压时，其导通电压(SwitchingVoltage)在图6.4-11 与图6.4-12 中可被明显地降低，故利用闸极耦合技术可以有效地降低PTLSCR 与NTLSCR组件的导通电压，而得以保护更薄的输入级闸极氧化层。又LVTSCR 组件能在最小的布局面积下提供最高的ESD防护能力，故此闸极耦合互补式LVTSCR 静电放电防护电路集数项优点于一身。此电路的实际ESD测试结果列于表6.4-1，此电路能够在小的布局面积下提供有效且高水平的ESD 防护能力，对讲求轻薄短小的IC产品而言，是一大技术性上的进步。
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="629" width="369">
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力" height="618" width="364">
 技术提升ESD防护能力" title="Gate-coupled 技术提升ESD防护能力">
| 
