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Nios II 和SDRAM时钟相位计算

Nios II 和SDRAM时钟相位计算

SDRAMNios II连接的典型电路框图如下图所示。SDRAMSystem使用同一个PLL输出时钟,可以保证System ClockSDRAM Clock的相对抖动比较小。外部晶振的时钟送入PLL,然后由PLL产生两个同频的时钟一个供给Nios II系统使用,另一个供给SDRAM使用。(把PLL设置成Zero Buffer Mode可以比较方便地控制SDRAM Clock和输入时钟Extern Clock的相位关系。)Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。

SDRAMNios II连接的典型电路框图如下图所示。SDRAMSystem使用同一个PLL输出时钟,可以保证System ClockSDRAM Clock的相对抖动比较小。外部晶振的时钟送入PLL,然后由PLL产生两个同频的时钟一个供给Nios II系统使用,另一个供给SDRAM使用。(把PLL设置成Zero Buffer Mode可以比较方便地控制SDRAM Clock和输入时钟Extern Clock的相位关系。)Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。

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[此贴子已经被作者于2007-8-6 11:53:03编辑过]

这个版主不太冷 =========================== 我的bwin客户端 博客:http://blog.chinaecnet.com/u/20/index.htm
好东东,以前看英文的没看明白,这回有中文的了,赞一个

实在感激不尽啊。。。

看看

zan
恩,这个在sdram的clk相位的计算中有帮助,一般在-20~-100,一般在-70左右。
这个版主不太冷 =========================== 我的bwin客户端 博客:http://blog.chinaecnet.com/u/20/index.htm
good!
好东东,以前看英文的没看明白,这回有中文的了,赞一个
顶以下

up哦

找了好久了呢,这里好东西真多``~~

好东西啊,下来看看
hao

下来看看

感谢楼主

感谢LZ分享...[em57]
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