Verilog VS VHDL ，您选择哪个？ VHDL, Verilog, 选择

Verilog  VS  VHDL ，您选择哪个？

现在一般建议学校verilog，我两个都比较熟悉，感觉verilog对底层的描述比较清晰，程序风格比vhdl流畅简洁。vhdl可以自定义类型，verilog不行，但是verilog修正版可以定义。

总之，verilog 有超越vhdl的势头。

verilog容易上手，学过c再学verilog会有一种似曾相识的感觉

vhdl学起来不那么容易（我们明天还要考那门课），现在还什么都不会。

但是vhdl相对比verilog的描述功能要强一些啊

我用verilog.

学习了 谢谢

看一看，瞧一瞧

看一下，路过而已，没事的