output wire 为什么要同时用 wire, output

output wire 为什么要同时用？

今天看了一个例子(从altera网站下的checksum)，里面有

output wire [31:0] slave_readdata;

直接用output 不就是说是线网的吗？加wire是为了什么呢。

wire就是verilog中的基本数据类型，相当于线，和reg相对的，output一般是reg的，特别是在同步电路中，楼主可以把你的问题说明清楚，或者把你的程序贴出来吗

对啊，output就有wire的意思，可是，它还把output wire 放一块。感觉有点冗余。

不管怎样，不钻牛角尖了。这种用法就见过这一次。

在verilog中都是要设wire或reg的，一般默认都是wire，但是设一下是没有问题的，这是良好的习惯。