xilinx的offset in before 和offset out after的时间如何控制？ offset, xilinx, 时间

当时序约束offset in before固定后，我可以通过引脚的延迟和时钟锁相环的不同相位来调整，满足时序要求。. v( n+ ~4 |$ c4 Z/ H( P7 ]
当时序约束offset out after固定后，如果这个时间很短，我怎样调整？譬如下游器件和fpga共用时钟clk，这两个时钟在器件pad 和fpga pad之间无偏差。offset out after 时间等于时钟延迟加上tco加上数据延迟。这个时间一般都很大，我本来想通过锁相环来调整，但这个延迟更大，譬如fpga数据采用clk_270来输出数据，clk_270相对于clk，既可以是落后270度，也可以看作是提前90度，如果看作落后270度，时钟延迟太大，如果提前90度，时钟延迟为负，offset out after 时间可以变小，这种情况下，我如何通过ISE来分析？各位的offset out after如何来控制？