边沿触发的触发器电路结构和工作原理

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于 CLK信号下降沿(或上升沿)到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发(edge-triggered)的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发 D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。

1.用两个电平触发 D触发器组成的边沿触发器　　

上一节中讲到，用两个电平触发 SR触发器能构成脉冲触发的触发器，而在这一节中要介绍的是用两个电平触发 D触发器构成边沿触发的触发器。

图5.5.1(a)是用两个电平触发 D 触发器组成边沿触发 D 触发器的原理性框图，图中的FF和FF是两个电平触发的D 触发器(也称为D 型锁存器)。由图可见，当CLK 处于低电平时，CLK为高电平，因而FF的输出Q跟随输入端D的状态变化，始终保持。Q=D。与此同时，CIK为低电平，FF的输出(Q(也就是整个电路的输出 Q)保持原来的状态不变。　

当CLK由低电平跳变至高电平时，(CLK随之变成了低电平，于是Q保持为 CLK 上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变。与此同时，CLK跳变为高电平，使(Q与它的输入状态相同。由于FF的输入就是FF的输出Q,所以输出端Q 便被置成了与CLK 上升沿到达前瞬时D端相同的状态，而与以前和以后 D端的状态无关。

目前在CMOS 集成电路中主要采用这种电路结构形式制作边沿触发器。图5.5.1(b)就是 CMOS 边沿触发 D 触发器的典型电路,其中FF和FF是两个利用 CMOS 传输门组成的电平触发 D 触发器。当CLK=0时,C=0C′=1,TG1导通、TG截止，D端的输入信号送入FF,使。Q=D。而且，在CLK=0期间(Q的状态将一直跟随D的状态而变化。同时，由于TG截止TG导通，FF保持原来的状态不变。

当 CLK的上升沿到达时，C=1,C′=0,TG变为截止、TG变为导通。由于反相器G输入电容的存储效应，G输入端的电压不会立刻改变，于是(Q在TG,变为截止前的状态被保存了下来。同时，随着TG变为截止、TG变为导通,Q的状态通过TG和G,G送到了输出端，使Q=D(CLK上升沿到达时D的状态)。因此，这是一个上升沿触发的 D 触发器。

在图形符号中，用CLK输入端处框内的“>”表示触发器为边沿触发方式。在特性表中，则用CLK一栏里的“↑”表示边沿触发方式，而且是上升沿触发，如表5.5.1中所示。(如果是下降沿触发，则应在 CLK 输入端加画小圆圈，并

为了实现异步置位、复位功能，需要引入。S和R信号。因为S和R是以高电平作为置1 和置0输入信号的，所以必须把图5.5.1(b)中的4个反相器改成或非门，形成图5.5.2所示的电路。S和R端的内部连线在图中以虚线示出。

SDCCGGDTGTGQCC′CCCCGGCLK、TGTGQ′C′CR图5.5.2 带有异步置位、复位端的CMOS边沿触发 D 触发器*2. 维持阻塞触发器边沿触发器的另一种电路结构形式是维持阻塞结构。在 TTL电路中，这种电路结构形式用得比较多。　

图5.5.3是维持阻塞结构SR触发器的电路结构图。这个电路是在电平触发的同步SR触发器的基础上演变而来的。

如果不存在①、②、③、④这4 根连线,门GG就是一个普通的电平触发SR 触发器。假如能保证CLK 由低电平跳变为高电平以后，无论S′和R′的状态如何改变而S 和 R 始终不变，那么触发器的次态将仅仅取决于 CLK上升沿到时输入的状态。　

为了达到这个目的，首先在电路中增加了G,G6两个与非门和①、②两根连线，使(G和G,形成一个SR锁存器，G和G形成另一个SR锁存器。　

有③、④两根线存在，当CLK 由低电平变成高电平时，S′或R′端的低电平输入信号将立刻被存入这两个SR 锁存器GS3)中，此后即使S或R′的低电平信号消失，S 和 R 的状态也能维持不1SG变。因此，将①称为置 1 维持线，Q将②称为置0 维持线。GCLK-　　由于工作过程中可 能遇到GQCLK=1期间先是、S′=0、R′=1,随RG后又变为、S′=1、R′=0的情况(或2者相反的变化情况)，所以、G、GR′4和、G、G组成的两个锁存器可能G先后被置成、S=1、R=1的状态。

图5.5.3 维持阻塞结构边沿触发 SR触发器而对于由GG组成的电平触发SR 触发器来说，S 和 R 同时为1的状态是不允许的。

为避免出现这种情况，又在电路中增加了③、④两根连线。由于这两根线将G和G也接成了一个SR 锁存器，所以即使先后出现S=1R=1的情况，G木G组成的SR锁存器也不会改变状态，从而保证了在CLK=1的全部时间里(和G的输出不会改变。

例如，当 CLK上升沿到达时，、S′=0、R′=1,则G输出：低电平、G输出为高电平。(G输出的低电平一方面将输出端的SR 锁存器置1同时通过③这根线将(G封锁，阻止G再输出低电平信号，因而也就阻止了输端的 SR 锁存器被置0。为此，将③称为置0阻塞线。同理，将④称为置1 阻塞线它的作用是在输出端的 SR 锁存器置0以后，阻止G再输出低电平的置1信号。

为适应输入信号以单端形式给出的情况，维持阻塞触发器也经常做成单i输入的形式，如图5.5.4所示。图中以 D 表示数据输入端。连线②兼有G3置0 维持线和置1阻塞线的功能。1SGQG,CLK-G　　当D=1时，CLK上 升沿到达前S=1R=0,故CLK上升沿到达后触发器置1。当D=0时,CLK 上升沿到达前S=0,R=1,因而 CLK 上升沿到达后触发器被置0。可见，它的真值表与表5.5.1完全相同。Q′GR2DG　

维持阻塞触发器的产品有时也做成多输入端的形式，如图5.5.5 所示。这时各输入端之间是与的逻辑图5.5.4 维持阻塞结构 D 触发器