SONET/SDH网络同步

SONET/SDH网络的所有装置都会根据一个精准的频率源同步操作，这个称为Stratum 1的频率参考通常由全球定位系统 (GPS) 时钟讯号或原子钟提供，它也是整个网络最精确和最主要的参考频率。这个主要参考频率会串接到同步网络的其他设备；随着频率讯号延着网络向下传送，越后面的设备对于频率的要求就越宽松。

图1　OC－48－OC－192网络装置内部的频率分布（略）

每个局端都有大楼综合频率供应装置 (Building Integrated Timing Supply，BITS) 提供频率给各种类型设备，包括长途交换机 (toll switch)、塞取多任务器 (add-drop multiplexer)、数字交接器 (cross-connects)、多重服务供应平台 (multiservice provisioning platform)、数字回路载波设备 (digital-loop carrier) 以及DSLAM。由于频率讯号极为重要，BITS会提供两组参考频率，其中主要频率源称为参考频率A，辅助频率源称为参考频率B；如果主要频率源故障，SONET设备的频率子系统就会在不中断服务的情形下切换到辅助频率源。

SONET设备使用主要和辅助频率参考电路板来接收和锁定主要与辅助BITS频率，这些频率参考电路板会如图1所示透过背板将系统参考频率分配给每张线路卡。传输线效应让低频频率的分布比高频频率简单，因此系统参考频率频率通常很低。OC-48和OC-192系统透过背板传送的参考频率通常包括8 kHz、19.44 MHz和77.76 MHz等频率。

设计高速光通讯线路卡时，最大挑战之一是如何在线路卡上管理这些参考频率。如图2所示，锁相回路 (PLL) 会把背板传来的低频参考频率转换为较高的频率，它们通常是线路速率的1/16th或1/64th。倍频后的频率除提供给2.5 Gbps或10 Gbps收发器传送端的并串转换器 (serializer) 担任参考频率之外，还能做为背板的并串/串并转换器(SerDes) 以及讯框器 (framer)、映像器 (mapper) 和协议处理器的参考频率。

图2 典型的OC-48/OC-192线路卡架构(略)

这个锁相回路必须满足某些独特要求，包括无中断切换 (hitless switching)、频率倍频和减少频率抖动幅度 (jitter attenuation)。

无中断切换

线路卡的频率电路负责决定哪个频率是线路卡的主要参考频率；如果主要频率故障，线路卡频率电路就会切换到备援参考频率。主要参考频率和备援参考频率之间的任何相位差都可能在锁相回路的输出端造成相位瞬时变动而影响下游系统效能，例如造成位错误率升高或STS指标调整次数变多，因此SONET对频率源切换过程 (clock rearrangement) 的频率输出相位变动率要求极为严格。SONET规定频率输出相位的峰对峰最大变动幅度必须小于GR-1244-CORE指定的最大时间间隔误差 (Maximum Time Interval Error，MTIE)。由于MTIE兼容解决方案可以透过不同方法将输出相位瞬时减至最小，例如吸收两个输入频率之间的相位差或在频率源切换过程设定输出频率相位，因此这种做法通常被称为无中断切换 (hitless switching)。

除此之外，SONET还要求线路卡在所选择的输入频率发生故障时，能透过手动和自动方式在输入频率和备援频率之间进行切换。自动切换可以包含复原功能，此时系统会在主要频率讯号故障时切换到辅助频率，等到讯号恢复正常后再切换回主要频率。自动切换也可以不包含复原功能，此时系统从主要频率切换到辅助频率后，就算主要频率恢复正常也会继续使用辅助频率。

许多厂商已开始提供模块层级解决方案，这些产品把无中断切换、开关控制逻辑以及采用压控石英振荡器 (VCXO) 或压控SAW振荡器 (VCSO) 的锁相回路整合在一起，使得输出频率达到SONET/SDH要求的讯号质量。

频率倍频

支持2.5 Gbps或10 Gbps线路速率的高速光通讯卡必须利用倍频电路将所选择的低频网络同步频率倍频转换为高频参考频率，这些参考频率可如图3所示做为背板SerDes以及讯框器和映像器的频率讯号。更重要的是，高频参考频率还能做为2.5 Gbps或10 Gbps收发器的传输路径频率，这类应用须将频率的均方根值抖动幅度减少至1 ps以下。频率倍频电路传统上是由包含VCXO或VCSO的离散式高效能锁相回路、相位侦测器和回路滤波器组件组成。从图3可以看出这个频率倍频锁相回路是接在无中断切换功能的后面。

图3 OC-48和OC-192线路卡的频率倍频电路（略）

利用前向错误修正 (FEC) 扩大都会与核心SONET设备联机距离的做法日益普遍，这让前述架构变得更复杂。FEC有时又称为数字包覆功能 (Digital Wrapper)，关于它的要求已详细列在ITU-T G.709标准。

FEC或数字包覆功能可以提高传输位率，增加幅度虽会随着所用FEC技术不同而出现差异，但多数情形下都能达到7%。由于VCXO和VCSO的调整范围极为狭窄 (通常只有 100 ppm)，所以需要不同频率的VCXO或VCSO来产生所需的传送参考频率频率。这种方法虽能支持多种不同的数据速率，却会大幅增加电路板面积和零件成本。

减少频率抖动幅度

频率讯号的边缘位置都会随机变动，这种如图4所示的现象又称为抖动 (jitter)。从时域分析可看出频率抖动是理想频率波形的边缘出现随机变动，它通常是以微微秒 (ps) 均方根值或峰对峰值做为测量单位。若从频域来看，频率抖动则是频率频率的随机变动，其测量单位则是dBc/Hz。频率抖动对2.5 Gbps或10 Gbps收发器的传输质量影响很大，因为收发器参考频率的抖动会直接扩散到收发器输出端的序列传输数据，这使得线路卡频率倍频器锁相回路的频率抖动幅度成为它能否达到系统层级SONET讯号抖动幅度要求的关键。

频率倍频器锁相回路的输出讯号抖动幅度主要受到两种噪声来源的影响，它们分别是转移参考噪声 (transferred reference noise) 和压控振荡器噪声。转移参考噪声是由锁相回路的抖动转移特性 (jitter transfer characteristic) 决定，其定义为特定抖动频率下的输出讯号抖动幅度与输入讯号抖动幅度比值。抖动转移是锁相回路滤波器频宽的函数，它决定了输入频率的抖动幅度会有多少传到输出频率；相形之下，压控振荡器噪声则会影响锁相回路内部造成的讯号抖动幅度。除了压控振荡器外，锁相回路滤波器组件和电源供应器都可能产生噪声。
要选择回路滤波器频宽让频率倍频器的锁相回路达到SONET应用质量要求，就必须在频率抖动的产生和转移之间做出取舍。回路滤波器的最佳频宽会受到几项因素影响，包括输入频率的质量、锁相回路压控振荡器的讯号抖动幅度和应用。锁相回路要降低讯号抖动幅度，首先应利用相位噪声很小的压控振荡器将抖动产生减至最少。如果线路卡参考频率的抖动幅度很大，最好使用较小的锁相回路频宽来减少参考频率抖动，因为较小的回路频宽可以减少转移至锁相回路输出端的输入讯号抖动。若线路卡的参考频率很干净，锁相回路输出的抖动幅度主要就由压控振荡器噪声决定，此时最好使用较大的锁相回路频宽，因为压控振荡器噪声会随着滤波频宽增加而减少。

以VCXO或VCSO技术为基础的传统离散式锁相回路必须在锁相回路设计阶段选择外部回路滤波器组件。由于这些组件会增加锁相回路噪声，离散式锁相回路的电路设计和布局都必须非常谨慎。

独特方法

IC设计人员最近开始利用高密度、高速CMOS技术发展需要大量数字讯号处理、同时提供高效能和捷频 (frequency-agile) 特性的频率解决方案。锁相回路和次微米CMOS制程的整合可为无中断切换、频率倍频和频率抖动降低等应用提供数字控制能力。

锁相回路的输入频率在两个异步频率源之间进行切换时，输出频率相位经常会出现瞬时变动，数字控制型无中断切换几乎能彻底消除这种现象。这种数字方法可以追踪输出频率与每一个输入频率之间的相位关系。从主要频率切换到辅助频率时，锁相回路会减掉主要频率与辅助频率之间的相位差，避免输出相位出现任何突然变动。这种数字方法可将频率输出相位步阶减为 200 ps，比MTIE的100 ns最大步阶要求减少好几个数量级。

图4 时域看到的频率讯号抖动现象(略)

整合式CMOS组件大幅简化频率倍频电路设计。CMOS压控振荡器提供 50,000 ppm以上调整范围，远超过VCXO或VCSO的 100 ppm调整范围。由于调整范围宽广，一个基本参考频率就能合成多种不同的整数和非整数频率。透过这种设计方式，只要一颗频率组件就能将高速频率分配到2.5 Gbps或10 Gbps线路卡的背板SerDes、讯框器和映像器以及收发器等组件。除此之外，芯片还能内建前向错误修正延展功能 (FEC scaling)，使它能直接支持G.709频率延展，不需使用以VCXO或VCSO为基础的锁相回路。捷频CMOS组件解决方案能省下多颗VCXO或VCSO组件，进而减少零件数目和用料复杂性。

整合组件解决方案能以数字方式控制锁相回路的回路滤波器频宽，这种控制可以调整输入频率抖动的滤波方式，让系统在应用层级精密调整输出频率的抖动幅度。回路滤波器还提供许多不同的频宽设定值，这些丰富选项使得设计人员更容易在抖动幅度的产生和转移之间取得平衡。这种方式可以设计出最多只会产生1.0 ps均方根值 (OC-48) 和0.3 ps均方根值 (OC-192) 抖动幅度的锁相回路，进而为2.5 Gbps和10 Gbps系统的抖动幅度预算留下更多空间，帮助它们更轻松达到系统层级的SONET抖动要求。除此之外，这种独特的方法还能省下原本所需的外部回路滤波器零件，使得锁相回路的设计和布局更简单。

正如图5所示，以DSP为基础的锁相回路可以大幅简化多重服务线路卡的频率架构，例如Silicon Laboratories的Si5364就能取代传送频率路径上的无中断切换模块、抖动抑制电路以及采用FEC延展技术的锁相回路，同时继续满足线路端对于讯号抖动的要求。

图5 CMOS组件解决方案简化OC-48/OC-192频率构架(略)


结语

抖动幅度很小而可靠的CMOS组件解决方案出现后，2.5 Gbps和10 Gbps光通讯线路卡的频率分布电路设计变得更简单。除了简化光通讯线路卡设计外，这些解决方案还能减少组件数量和线路卡零件用料，所需电路板面积也小于传统解决方案。以DSP为基础的锁相回路提供许多实际优点，现正获得全球网络OEM厂商广泛采用。