在FPGA中降低功耗

功耗有两个主要分量：静态功耗和动态功耗。每个分量都会形成一种特有的挑战。对于90nm FPGA来说，最具挑战性的分量是静态功耗。

静态功耗

静态功耗是指即使设计未执行任何功能也会浪费的待机功耗。它是由 FPGA内晶体管的泄漏电流引起的。每次新工艺使晶体管尺寸越来越小，而泄漏电流则随晶体管尺寸变小而增大。这一原理是造成 90nm 工艺经历该重要拐点（见图1）的主要原因之一。

静态功耗在90nm工艺中将首次超过动态功耗。随着工艺尺寸变小，内核电压降低，寄生电容减小，因而尽管伴随新工艺的进步频率增大了，而动态功耗的上升速率却下降了。相反，在0.25 m以下，静态功耗却随着每种新工艺的出现而呈现出指数性增长。这正是该拐点对FPGA而言真正成为关键因素的原因。晶体管越小速度越快，但泄漏电流也更大。

图1 90mm拐点(略)

较厚的栅氧化层可以降低泄漏，但也同时降低了性能。然而，与 ASIC、ASSP以及微处理器不同，赛灵思FPGA并不需要所有晶体管都以最高速度执行开关操作。有很大数量的晶体管用于构成配置存储器单元，以实现可编程逻辑，而导通晶体管则用于实现可编程互连线。配置存储器单元不需要速度很快，可编程互连晶体管只需要从源极到漏极较快即可，且不必受栅极控制。这些因素使得赛灵思能够有选择地增大栅极氧化层厚度以减小泄漏电流，而不损害性能。

Virtex-4 FPGA整合了一种称为三极栅氧化层技术的新工艺方法来解决静态功耗问题。虽然该三极栅氧化层仍然很薄，但这些晶体管比在Virtex-II Pro FPGA以及Virtex-4 FPGA的各种其他部分当中使用的标准薄氧化层晶体管显示出更低的泄漏电流。

图2 "三极栅"氧化层技术的采用使趋势得到逆转:
Virtex-4器件实际静态功耗比其130mm前任产品还低(略)

此外，赛灵思还优化了大量其他晶体管参数（包括VT），以便在I/O、配置存储器、互连导通晶体管以及逻辑和互连缓冲器之间平衡性能和泄漏。图2显示了Virtex-4 FPGA 比其前任产品130nm Virtex-II Pro FPGA少消耗了50%的静态功耗。相信这是FPGA历史上首次静态功耗在向一种新的、尺寸更小的工艺节点迈进时随之减小。

动态功耗

FPGA中动态功耗的三个贡献因素分别为内核电压(V)、频率(f)和寄生电容(C)。此外，动态功耗还与数据翻转速率(k)成正比。幸运的是，内核电压和电容随每次新工艺节点而下降，从而降低了动态功耗。相反，提高设计的工作频率将提高动态功耗。此处适用的著名动态功耗公式为：

P = k * CV2f

在FPGA中降低动态功耗的一个主要机会领域在于一个设计使用嵌入式功能的方式。嵌入式功能实现为硬连线功能，而不是可配置逻辑块和可编程互连，因而消耗较少的静态功耗和动态功耗。硬固定逻辑使用的晶体管数量比可编程逻辑要少得多。此外，由于硬连线嵌入式功能中没有可编程互连晶体管，因而进一步降低了动态功耗。

这些硬IP核占用少得多的资源，可大大提高性能，同时比具备同样功能的软IP版本减少80％～95％的功耗。另外通过使这些硬IP核可编程化和参数化，可以保持FPGA固有的灵活性。

赛灵思在Virtex-4 FPGA中提供的硬IP核功能包括：

450MHz PowerPC处理器，可用于所有微控制器和嵌入式处理应用，并带有一个用于硬件加速的APU辅助处理器单元）接口；

500MHz XtremeDSP切片，可用于简单的数学和滤波器功能以及复杂的高性能DSP功能；500MHz 数字时钟管理器(DCM)和相位匹配时钟分频器(PMCD)，支持时钟综合、时钟管理以及相位匹配；

每个I/O内有一个 ChipSync块，并配有一个内置SERDES和具备数据对准功能的硬核，以简化存储器、网络以及电信应用中的源同步接口；

RocketIO收发器(622Mbps～10.3125Gbps)及内置物理编码子层(PCS)和物理介质附属子层(PMA)；三态以太网MAC(10/100/1000Mbps)，可直接与RocketIO收发器接口；

智能RAM存储器，包括分布式RAM和18Kb块RAM 每个块RAM拥有可将RAM转换成FIFO的内置FIFO逻辑，并带有内置纠错编码(ECC)电路。

除了与将这些常用的块转为硬IP相关的显著优点以外，绝不可小觑赛灵思高级硅片组块模块(ASMBL)架构对Virtex-4功耗优势做出的内在贡献。因为三种 Virtex-4平台(LX、FX和SX)中的每一种都用于满足一种特定应用领域（逻辑、嵌入式处理和信号处理）的独特需求，因此它们在逻辑单元、存储器、I/O、DSP和处理器之间的标准比例已专门针对该领域做了优化。因此，Virtex-4器件是一款功耗面向领域优化的FPGA。

最终市场功耗要求

在静态功耗（归因于三极栅氧化层技术）和动态功耗（采用嵌入式硬IP）方面同时取得巨大节省，用户想知道这一切对设计到底有何意义。最简单的例子往往能提供最佳的观点。在Virtex-4器件中使用等量的通用逻辑和存储器以及最接近的竞争器件的同等密度，在不考虑其他嵌入式IP的情况下，Virtex-4 FPGA 可节省功耗1～5W（见图3）。但是如何将之转化为实际应用中可测量的优点呢？

图3 Vitex-4设计每个FPGA可降低到5s瓦功耗(略)

功耗预算

每个产品都会有功耗预算，这种预算受标准、成本目标以及可靠性要求驱动。由于功耗和温度相关，因此满足工作温度目标同样重要。系统架构师拥有系统级的具体功耗预算，即每个电路板以及电路板上所用器件的功耗。

使用高性能FPGA的市场，如有线和无线网络、存储/服务器、汽车以及航空/国防领域等，同样具有积极的功耗预算。下面讨论一些必须采取紧张功耗预算的应用。

有线网络：城域集中 (Metro Aggregation)

城域集中是指城域网(MAN)内接入连接在中心局(CO)处的集中。每个CO内的设备必须连续工作，对运行成本以及电源和空调系统的有效容量造成严重负担。设备厂商采取的有助于降低总功耗的任何措施都相当于是对服务提供商的莫大好处。

城域集中设备机架中每个卡的功耗预算一般平均为 20～30W。这些电路板中使用的 FPGA 每个消耗4~5W，很多设计要使用多个 FPGA。
例如，一个多业务提供平台线路卡和FPGA的功耗预算包括：

12-端口DS3 卡：30W；FPGA = 4~5W；
4-端口 OC-3 卡：28W；FPGA = 4~5W；
12-端口 10/100 Base-T 卡：50W； FPGA = 4~5W；
32-端口 T1/E1 卡：9W；FPGA = 2~3W。

在这些应用中使用Virtex-4 FPGA将为服务提供商的运行成本带来极大好处。与竞争90nm FPGA相比，每个Virtex-4 FPGA可节省1~5W。

有线网络：城域接入 (Metro Access)

与部署在CO内的城域集中设备不同，城域接入设备位于网络的边缘。它部署在户外，气流有限，空调根本没有。示例系统有无源光网络(PON)、数字环路载波(DLC)以及电缆调制解调器终接系统 (CMTS)。这些系统常常在远远高于85℃的温度下连续工作，结温高达100℃。晶体管泄漏电流（因而静态功耗）随温度而上升。因此，该领域设备厂商受到苛刻功耗预算（每个卡10～12W，每个FPGA器件4～8W）约束，以确保可靠性。
对于这些对功耗如此敏感的应用，节省哪怕0.5W 就可能让一个设计工作起来。Virtex-4 器件每个FPGA可节省1～5W，为设备厂商和服务提供商均带来极大好处。

无线基站

得益于快速部署和低创建成本，蜂窝电话市场的增长已经超过固定电话网络的增长。服务提供商可对无线设备功耗降低在缓解可靠性问题（由部署基站的户外环境所引起）以及降低运行成本方面的价值再一次进行评估。

服务提供商运营一个拥有35000个单元的典型无线基站网络每年仅在用电方面就可节省超过100万美元。请考虑以下功耗预算：

16 个线路卡/基站；1 个 FPGA/线路卡；

功耗预算/线路卡 = 20W；

FPGA 功耗预算 = 6W。

按使用 Virtex-4 FPGA可降低2W功耗的极端保守估计，服务提供商将实现每个基站节省32W功耗，整个网络总计将节省1120KW。按照10￠/KWh，网络中的35000个基站将每年节省约100万美元。

每个基站减少32W，将使制冷设备成本、备用电池成本以及电源和电源管理成本等资本支出下降，从而影响服务提供商的总收支。

结论

以最低成本提供最高性能的战斗已经成为FPGA演进的中心舞台。如今，客户同样需要最低的功耗成本。功耗节省影响各种预算，无论是技术上的还是财务上的。产品的被接受度、可靠性以及盈利性越来越多地依赖于电源效率，正如它们对性能的依赖程度一样。除了提供强大的特性集外，Virtex-4 FPGA 还展示了真正的功耗节省优势。

当然，FPGA 市场的竞争不会以90nm器件为终点。随着向65nm 点和更低节点的迁移，引人注目的新情况将随之出现。对赛灵思来说幸运的是，采用三极栅氧化层技术的一项内在价值就是它可以随着每种新工艺很好地伸缩。

至于适当的嵌入式硬IP，实际上是一种业界公理。赛灵思整合了适当数量的可编程嵌入式IP与可编程逻辑，使整个解决方案更加灵活，具有更高的性能和更低的功耗。从长远观点来看，客户将只会使用能够提供最佳性能和功耗的平台 FPGA。

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