10年前FPGA的逻辑密度相对较小、速度较低，因此只应用于胶合逻辑领域。随之工艺的改进和技术的提升，FPGA逐渐被用作控制逻辑、数据通路甚至系统核心。Altera公司提供的Stratix III系列FPGA的关键特性包括创新的可编程功耗技术及可降低成本的HardCopy技术，提供了超低功耗和超高性能。

Stratix III系列介绍

Stratix III系列器件可分成四大类，包括具有逻辑、存储器和乘法器的面向普通应用的逻辑型器件；具有丰富的存储器，面向DSP应用的增强型器件；集成宽带接口如多吉比特收发器的GX器件；以及适用于大批量应用的HardCopy器件。

图1 与90nm技术相比功耗降低50%(略)

创新的功耗技术

Stratix III器件通过芯片优化，借助可编程技术、可选的内核电压及Quartus II软件，降低了系统功耗。该系列芯片采用大量的前沿工艺，提升了性能并降低了功耗，包括：先进的65nm工艺；应变硅技术，提高芯片的互联效果；多门氧化加厚和多阈值电压技术，使晶体管在功耗和速率上达到均衡；低K金属间绝缘，降低动态功耗，提升性能。
针对设计中通常只有小部分逻辑对性能要求较高的特点，Stratix III系列采用了可编程功耗技术，即保证关键路径逻辑单元的高速性能，降低对速度要求不高的逻辑单元的功耗，并使未使用的逻辑单元进入休眠状态。

图2 不同内核电压时的性能功耗比较(略)

此外Stratix III系列FPGA具有8050个逻辑块，每个逻辑块都可以进行精细的功耗和性能优化，该优化过程可以通过软件根据设计需求自动配置，灵活而又方便。

该系列FPGA的内核电压可以由用户根据需要选择，选择1.1V内核电压可以实现最佳性能，而选择0.9V内核电压则可以实现最低功耗。同时I/O和PLL电压不受影响，所以仍能获得最大的I/O接口速率。

借助于PowerPlay工具，用户可以在设计构思阶段进行功耗估算，该估算的精确度在20%左右。而在设计实施阶段则可以通过Quartus II软件的功耗分析器来进行精准的功耗计算。Quartus II软件通过可编程功耗技术降低了近50%的功耗，而通过进行RAM映射、逻辑映射和局部触发等，可使动态功耗降低20%左右。

性能和密度

在逻辑架构方面，Stratix III可达600MHz；在RAM、DSP和外部RAM方面，也比Stratix II有了明显的提高。Stratix III是首个支持DDR3的FPGA，改善了对QDRII、QDRII+、RLDRAM II及LVDS的支持，并将继续支持PCI及PCI-X。更内置了自动校准的PHY，简化了存储器接口的时序收敛。

图3 Stratix III的静态功耗改进(略)

作为有史以来容量最大的FPGA，需要有高效的CAD软件的支持。Quartus II软件可以提供最短的编译时间；支持多处理器；有效提高了用户的时间效率；具有最低的存储器需求；可以运行在任何标准的4GB个人计算机上；支持渐进式编译；支持基于团队的设计；降低了设计改动所花费的时间和精力。高效的Quartus II工具有助于提高用户的工作性能。

图4 Stratix III性能和密度的提高(略)

Stratix III性能和体系架构

自适应逻辑模块

2004年，Stratix系列引入创新的自适应逻辑模块（ALM），ALM既可以达到高性能多输入查找表的效果，又能有效降低成本。根据面积优化或速度优化将带来不同的查找表使用结果，通常设计中采用3至7输入查找表结构，而无论把查找表定义为哪类输入都将造成成本的浪费，不利于速度优化。而自适应的逻辑模块则可划分为各类不同的逻辑组合，可实现所有的6输入逻辑功能，或5+3、4+4逻辑组合，而在有共享的情况下，更可实现5+4、5+5甚至6+6的逻辑组合。

从图5中可以看出，ALM包括自适应的查找表、两个专用的3输入加法器以及两个内嵌的寄存器。3输入加法器相对于常见的2输入加法器可提供对加法树的支持，减少逻辑级数，从而提高计算速度，降低逻辑单元的使用量。

图5 自适应逻辑模块(略)

在Stratix III架构中，每10个ALM可以组成一个LAB，而其中50%的LAB可以配置成32字节×20比特或64字节×10比特的MLAB存储器模块，其所有的位宽均可使用。此外，它具有一个读端口和一个写端口，不会影响效率。

多路径走线体系

走线体系在FPGA中具有关键性作用，好的走线体系可以缩短布局布线时间，获得更快的时序收敛和更高的性能，并减少适配拥塞的关键节点。Stratix III系列仅通过3级走线，实现了与7250个逻辑单元的互联（如图6所示）。

图6 Stratix III的走线体系(略)

I/O互联与信号完整性

Stratix III采用了更加灵活的I/O设计：首先，采用了组合式块结构，每个边I/O 的Bank数量增加到48个，提高了引 脚的使用效率，简化了器件的移植；其次，每个I/O都具有更高灵活性，可以进行摆率、驱动能力和输出延迟的调整，支持业界40多个I/O标准，且每个I/O走线均可实现失配动态走线补偿；此外，通过改进的片内端接，实现了端接电阻的动态改变，提高了单板的可靠性。

Stratix III内部仍具有硬件DPA（动态相位调整）块，易于集成。通过补偿通道至通道和时钟至通道的斜移，使LVDS等单端通信协议实现了1.25Gbps的高数据速率。
Stratix III借助灵巧的存储器接口模块、自动系统集成MegaCore及支持TimeQuest SDC时序约束，降低了系统级设计的复杂度：

首先，在接口方面Stratix III具有片内匹配电阻，可以动态适应单板的改变，提高信号完整性；具有走线补偿电路，可以调整和规避单板上的误差，确保时钟在最佳的窗口采集数据；具有4、8、9、16、18、32和64位可编程DQ组宽度；而其内核逻辑可以以半速或全速的方式读写外部存储器，降低对内核性能的要求。

其次，提供了DDR设计所需的硬件模块，并提供了免费的可配置MegaCore。用户可以通过软件界面的配置，自动调用该模块，从而简化了DDR等存储器的接口设计。

最后，TimeQuest提供优异的GUI和交互式环境，实现更迅速、更简洁的时序分析。它采用了Synopsys设计约束，支持对高级设计结构进行快速简洁的描述、分析。

TimeQuest模型时序更为精确，在65nm工艺上性能提高了3~5%。同时，可轻松实现ASIC和HardCopy设计的SDC设计移植，提供良好的互用性。

Stratix III的设计目标是实现最佳的FPGA信号完整性。图7给出了当前系统可靠性面临的主要挑战及相应的解决方案。

Stratix III通过提高电源品质、减少SSN，确保信号完整性。减小SSN的主要途径包括：可调摆率控制、输出驱动能力设置及交差输出延迟控制。而通过设置管芯电容和封装去耦电容可提高电源的品质。

为了获得更好的系统性能，Stratix III还具有以下特性：采取了块分割策略，可以降低引脚电容，获得更大的眼图张开和更快的开关速率；电路板走线失配补偿，以更精细的粒度，提高了时序余量；专用存储器接口，可轻松进行400MHz以上的DDR3存储器接口设计；硬件DPA，支持1.25Gbps接口等。

总之，Stratix III优异的信号完整性建立在Stratix II和Stratix II GX器件之上，它具有的更高的I/O性能为信号完整性规范设立了新标准。

Stratix III其它特性

Stratix III是功能全面的高端FPGA器件，具有众多独特功能。

DSP模块和内部RAM模块

Stratix III拥有性能最好的DSP模块，速度高达550MHz，具有896个18×18的乘法器，支持可变位宽，支持基本乘法器、求和、累加、级联、取整、饱和以及桶形移位寄存器等功能。同时，改进的TriMatrix存储器的性能超过600MHz，存储器容量超过20M比特，提供了3种RAM容量。

时钟网络和PLL

在 时 钟网络方面，Stratix III具有丰富的时钟资源：共计16个全局时钟和88个局部时钟网络，每象限90个独特的时钟网络资源，可以进行灵活的独立时钟区域配置。同时，拥有高性能、灵活的PLL：每个器件有多达12个PLL，每个PLL有10个输出；可提供5至720MHz的输出，含内置抖动滤除功能；可进行乘、除和移位等更精细地粒度控制；可迅速实现可编程相移和全面配置 。

图7 系统可靠性解决方案(略)

设计安全性

S tratix III具有256位高级加密标准（AES），可以选择易失性和非易失性的密钥存储方式。Stratix III不支持读回，以防止他人读取加载文件。同时，密钥被安全地存储在FPGA中，防止反向剖析窃取设计。此外，非易失性密钥只可编程一次，从而避免非法或无意识地篡改。

总结

Stratix III系列FPGA具有创新的可选电压和可编程功耗技术，使功耗降低50%，比上一代FPGA的性能提高了25%。Stratix III＋Quartus II的解决方案有效提高了效能，并降低了系统设计的复杂度。


问答选编

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http://seminar.chinaecnet.com/061214/jchf.asp

问：除以JTAG signalTap方式读取内部信号，是否支持并行读取内部信号的方式？

答：s ignalTap会抓取用户感兴趣的信号，暂存在内部RAM中，通过下载电缆和sig nalTap软件，可以并行读取所有暂存信号。

问：Stratix III 是否与Stratix II具有相同的封装形式？在相同封装下，管脚是否兼容？

答：是 的，Stratix III 和Stratix II具有相同的封装形式。 兼容性方面,请使用Quartus II 软件自动移植。

问：Stratix III 具有硬核模块吗？

答：Stratix III的L和E型目前有硬件嵌入式DSP模块和RAM模块，此外，Stratix III GX还含有嵌入式高速收发器模块。

问：S tratix III FPGA内部是否支持PLL，最大倍频是多少？

答：支持，最大频率取决于器件等级。

问：Stratix III支持的DSP Builder有何改进？

答：与Stratix II系列相比，Stratix III的乘法器数量增加。 此外，新版本DSP Builder 6.1现已支持Stratix III。

问：Stratix III 价格水平怎样，是否适用于消费类电子？

答：Stratix III 是高端FPGA，价格较贵。就价格而言，Cyc l one/Cyclone II及新的Cyclone III是低端产品，价格更加优惠，更适用于消费类电子。

问：Stratix III系列最小及最大容量LE分别是多少？

答：Stratix III系列最小容量为48K个等效LE, 最大为338K个等效LE。

问：Stratix III FPGA和Stratix II在性能和设计软件上有何差异?

答：对于性能，Stratix III提供两种供电选择：1.1V和0.9V。 对于1.1V供电，性能提高了25%，功耗降低了50%；对于0.9V供电，功耗降低更多，性能基本上和Stratix II相当。

对于软件，Stratix III必须采用已经发布的Quartus 6.1版本。

问：什么是可编程功耗技术?它是如何实现的?效果如何?

答：在FGPA设计中,速度和面积是成反比的。同样,速 度和功耗也成反比。一般来说, 提升速度会提高功耗。

A ltera Stratix III的可编程功耗 技术的思想 是，在关键路径上提高速度，牺牲功耗；在非关键路径上降低速度,节省功耗，关断未使用的逻辑，从而达到速度 、性能和整 体功耗的平衡。

问：Stratix III上电时序要求严格吗？

答：对上电的时序要求很宽松，唯一的要求是上电曲线是单调的，且不超过100ms。

问：什么是MultiTrack互联技术?它有何优点?

答：MultiTrack主要指FPGA内部有不同等级和走向的互联线资源，借助它可灵活组建内部的信号线。

Stratix III FPGA利用了MultiTrack互联技术，其最佳 的 连续布线实现了各个设计模块内部和模块间的 通信，以更少的互联访问更多的LAB，从而提高了性能、降低了功耗。

问：Altera的Stratix III FPGA中DSP模块是不是可以通 过编程完成大部分外设的功能？

答：Stratix III 内部的DSP模块包含高速乘法器、加法器、 累加器以及移位寄存器。通过编程，可以完成大部 分专用DSP芯片可实现的功能。

问：Stratix III与Stratix II相比是否有更多的I/O支持？ 是否支持DVI信号标准？

答：与Stratix II相比，Stratix III提供更多的I/O支持， 例如支持DDR3接口。同时，Stratix III也支持DVI信 号标准。

问：Quartus 6.1是否支持局部布局布线及局部下载？是 否支持先手工布线，再自动布线？

答：Quartus 6.1支持增量式编译、逻辑锁及反标注功能， 只可以实现局部布局和布线功能，不支持局部下载。

至于手工布线，是可以的，但一般不推荐这么做，它 是在极端条件下的一种手段。

问：Stratix III器件提供怎样的系统时钟管理解决方案？

答：Stratix III 具有最多12个专用的内部锁相环，可实现时钟的倍频、分频以及相位的调整和补偿功能。同时 ，器件内部有充裕的时钟网络资源，从而保证时钟质量。器件还提供专用的时钟输出输入管脚等 。