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自动化合成技术解决了功耗过高的问题
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Automatic Synthesis Technology Solves Power Consumption
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■Motorola公司
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我们以硬件和软件的形式来设计用于为明年面市的3G蜂窝电话提供能源的、基于32位RISC微控制器的平台。对这些器件而言，功率是关注的焦点。尽管微控制器件中关键功能块的客户化设计对我们实现最佳的功率、性能和电路板面积设计目标提供了帮助，但对大规模设计来说，特别是随着我们逐步向超深亚微米工艺过渡以及门电路数量的增加，这样做显得过于劳动密集化了。因此，我们已逐渐从半定制化的设计流程转向一种基于合成的方法，以实现设计的自动化，并将EDA解决方案融入低功率管理中。
在我们着手设计最新型的RISC处理器的时候，计划采用一种完全的合成驱动型的设计流程。设计在平台上的内核（core）是一个工作频率为90MHz并带有一个16K双向置位相联高速缓存器的220K门器件（Gate
Device）。该内核及平台将安装于采用0.13 m生产工艺制造的芯片上。
过去，我们采用的是基于闩锁的设计方案，这样就能够通过实施数据选通和时钟脉冲选通来降低功耗。数据选通使得我们能够最大限度地减少加法器、乘法器及其他算术元件的转换。然而，在基于合成的新型设计流程中，我们完全依靠时钟脉冲选通来降低时钟驱动型边缘设计（Edge-based
Design）中的功耗。
在许多功率要求比较苛刻的设计中，时钟脉冲选通是一种通用的降低功耗的技术。它对单独的同步负载启动寄存器组的时钟脉冲进行选通，而不是在负载启动电平较低的情况下把输出反馈至输入。如果不采用本技术，寄存器即使是在启动功能关断时也会处于有效状态，造成功率浪费。该技术还用控制时钟引脚上的选通逻辑的负载启动替代了反馈复用器组（见插图）。这样，当启动功能关断时，时钟脉冲不通过，并关闭寄存器组。
我们过去采用的是Synopsys Power Compiler工具，它是Synopsys Design Compiler流程的一部分。这里，时钟脉冲选通是自动化的。自然，我们急切地想知道这种工具能否满足可接受功耗水平的要求。在设计流程中实施Power
Compiler无需对RTL进行调整。我们只是对设计进行了合成，并用Avanti公司的Apollo予以发送。我们发现功耗仅103.5mW。为了帮助自己搞清究竟节约了多少功率，我们做了一个实验，并在未采用Power
Compiler的情况下对设计进行了合成。内核的可合成部分（存储器除外）的功耗下降了51.5%。
自动时钟脉冲选通技术还带来了其他的好处。我们使用的设计资源比过去减少了：至少有两名原先从事手动时钟底板（Clock Bay）设计（缓冲、插入延迟管理、手动增加时钟脉冲选通）的工程师已被解放出来，转而去从事其他工作。此外，基于合成的方法把设计周期缩短了一半（从8个月降为4个月）。我们估计：在所获得的总的时间节省中，得益于自动时钟脉冲选通的占了20%左右。
同时，这种新技术并未对后端工艺产生负面影响。许多工程师都不愿意采用自动时钟脉冲选通，原因是他们认为这将影响时钟时滞、测试范围和区域。我们发现，采用基于合成的解决方案可以容易地对整个设计加以管理。比如，只需采用Apollo中的几个命令，就把时钟时滞调整到了一个令人满意的水平上（300皮秒）。自动测试插入也未受到影响。而且，我们还实现了100%的可测试性。
总之，自从把Power Compiler和Design Compiler配合使用以来，我们已能够在对设计的时间安排没有不良影响的情况下使功耗有所降低。
鉴于业已获得的这些良好的结果，我们打算在今后所有的工程中都采用这些基于合成的自动化要求。 |
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