ispXPLD （in-system programmable eXpanded PLD）器件是一种可以让用户有效地交替使用快速逻辑和块存储资源的PLD器件结构。这种结构允许每个多功能块都能实现逻辑功能（每个多功能块拥有多达32个宏单元）或存储功能（每个多功能块可多达16KB），从而使单个器件的存储容量高达1024个宏单元或 512KB，等效于30万系统门。
ispXPLD 器件的超宽（SuperWIDE）结构还支持多达136个输入的单级逻辑功能，能够实现超宽的总线和逻辑功能。该产品的工作频率可达285MHz，管脚至管脚逻辑延时（TPD）为3.5纳秒，时钟至输出延时（TCO）为2.5纳秒。
ispXPLD系列采用莱迪思公司新的ispXP（ISP eXpanded Programming）技术，不仅继承了传统的基于乘积项的PLD瞬时上电、非易失性可编程的优点，还具备了基于SRAM的FPGA器件实时、无限可重构的优点。


器件结构


ispXPLD器件的第一个系列－ispXPLD 5000MX包括供电电压为1.8伏的5000MC、2.5伏的5000MB和3.3伏的5000MV系列。器件的等效宏单元密度为256、512、768和1024，用户I/O数从141到381不等，相当于75K至300K的系统门。该系列中的第一款器件ispXPLD 5512MX为484脚fpBGA封装。其可编程sysIO 接口功能支持多种高级I/O标准（GTL+、HSTL、 SSTL、 LVDS等）。先进的硅片工艺结合独特的电路设计技术，使器件的待机功耗仅为36毫瓦/片，非常适合对功耗有严格要求的设计应用。另外，每片器件都包含sysCLOCK 锁相环，可用于高性能的在芯片内的时钟合成。器件的结构如图1所示。

器件由多功能块（MFB）与全局布线池（GRP）互联而成。内含4个sysIO区，外部的信号通过sysIO区进入器件内部，器件内部的信号通过sysIO区送到器件的外部。信号可以连接至全局布线池或者连接至多功能块中的寄存器。输出共享阵列（OSA）增加了每个多功能块与I/O连接的数目。器件有4个全局时钟引脚，GCLCK0、GCLCK1、GCLCK2、GCLCK3。另外还有2个系统时钟锁相环（sysCLOCK），用于对时钟信号进行综合和对时钟的扭曲进行控制，能为高速设计提供精确的时序控制。设计者可以借助锁相环中的时钟倍频和分频功能，产生复杂的时钟波形，并通过sysCLOCK控制下的时钟移位来调整建起时间、保持时间以及时钟至输出的时延。


多功能块


ispXPLD由许多相同的多功能块组成，这些多功能块通过单级的高速可编程全局布线池互相连接，全局布线池还将多功能块与I/O单元连接了起来。ispXPLD 5000MX系列中的每种器件上集成了8至32个多功能块，每个多功能块可独立编程，分别实现32个宏单元的超宽（SuperWIDE）逻辑、8KB的双口RAM、16KB的单口RAM或先入先出堆栈（FIFO）、128个48位的按内容寻址的存储器（Content Addressable Memory）。芯片内含专用的FIFO控制逻辑，因此在提供这些存储控制功能时并不消耗可编程资源。基本的逻辑块配置在单级逻辑中支持68个逻辑输入，但是级联的多功能块可支持多达136个输入的功能而不增加逻辑延时，进一步加宽了逻辑结构。图2为多功能块的方块图。

在ispXPLD 5000中的每个多功能块都可以配置成下列6种模式中的一种，提供灵活的方法来实现逻辑和存储器，并能获得最大的器件资源利用率。这6种模式为：

超宽逻辑模式
真双口SRAM模式
伪双口SRAM模式
单口SRAM模式
FIFO模式
三元CAM模式


用于板级运作的系统I/O


用户可以配置器件上的每个I/O引脚使其支持高速存储接口、高级总线标准或通用接口。通用接口的支持包括LVTTL或LVCMOS（3.3、2.5或1.8伏）。四个独立的I/O组块能在一片器件上支持多种电压和标准的接口。可编程驱动不同的电压标准有助于取消一系列终端电阻，从而进一步降低整个系统的成本。ispXPLD与高速DRAM、SRAM以及其它高性能存储器件的接口通过对SSTL2、SSTL3和HSTL I/O的支持来实现。该系列还支持用于高速总线接口的GTL+、PCI、LVDS和LVPECL I/O配置。表1为ispXPLD 5000所支持的 I/O标准。

ispXPLD的突破性结构是器件结构和编程技术的结合。它将CPLD的速度、可预测性、非易失性和FPGA的系统级特性、密度和可重构能力集成到一起。ispXPLD器件能够实现原来只能通过FPGA或ASIC才能实现的主流系统功能。其潜在的应用领域包括高性能的总线桥、智能底板接口、协议处理器等。