对于企业和存储应用而言，从并行向串行接口的演进并不是全新的观念。实际上，目前已经存在若干个串行标准，如图1所示。由于并行的实现已经成为性能的瓶颈，所以这些存储接口技术转而采用串行的方式。

图1 串行接口技术(略)

并行总线会受到模拟效应所产生的一些不良影响，例如串话、地面反弹、铃声/反射和时钟偏差。推动并行技术向越来越高的速度发展更加剧了这些模拟故障现象，对必须保证向后兼容过去并行技术的设计产生了较大的约束。

为了缓解与高速并行总线相关的大量设计问题，串行连接SCSI (SAS)使用低电平差分信号。低电平差分信号要求每个信号通过两条电线传输。如图2所示，第一条线路传送信号本身(正)，而第二条线路传送信号的反向值（负）。接收设备根据两条线路之间的差分电压进行解码，忽略了两条线路之间的普通直流电压。任何进入串行链路的噪声对两条线路而言都是一样的，都将被看作普通模式电压被过滤。而且，两条线路上任何直流电平的转换都不会影响接收机对信号解码的能力。与高速并行总线相比，差分信号方式对噪声具有良好的屏蔽能力。

图2 高速串行链路拓扑(略)

从高速并行总线向高速差分串行链路实现方式的转变对两个设备之间互联所需要的物理线路数量有极大的影响。Ultra320的16比特宽总线被两条线路所取代。于是路由得到简化，连接器变小，从而产生了新一代密集式设备，如图3所示的外形小巧的(2.5")硬盘驱动器。

图3 使用SAS的外形小巧的硬盘驱动器(略)

图4 (a)在SCSI共享总线带宽，(b)用于SAS的点对点专用串行总线(略)

SAS无需同Ultra320一样采用专用于时钟的单独信号线。在串行接口中，时钟嵌入到数据流当中。接收机电路具有从传输数据中析取时钟并连续追踪时钟的内置功能。因此，串行链路不会受到在高速并行总线方式中突出的时钟偏移问题的影响。

高速串行接口最重要的优势之一在于点到点的连接拓扑。每一个主机或源点都与目标或目的地直接相连。每条链路独立操作，不会共享带宽。而且，链路的点到点特性保证了链路上只有一个接收机，并且该接收机位于传输线路的终点。在此项配置下，有可能实现接近完美的结果，不必要的反射也被清除。如图4所示，在SCSI并行总线方式下，可以将两个目标设备连接到并行总线上。该配置降低了随着总线速度提高时，数据路径导致的较大的反射。

串行互联技术与并行互联相比，能提供更多的性能优势，包括用于完整的带宽操作的点到点互联，需要的引脚数量较少，从而实现较小的体积和更密集的系统。必须强调的是，设计师必须仔细检查制板材料，对高速面板布局采用经过证明的技术，以获得高速串行链路的最佳性能。