圆片级封装（Wafer-Level Packaging，WLP）已成为先进封装技术的重要部分。全圆片级封装虽然能够为芯片封装带来批量加工的规模经济效益，但由于系统集成方面的某些因素限制了其在主流应用中的推广。在圆片规模上开始加工，但结束于芯片规模的部分圆片级封装将在面型阵列倒装芯片的封装中得到日益广泛的应用。圆片级封装加工将成为业界前端和后端之间的高性能衔接桥梁。


先进面型阵列所面临的课题


面型阵列倒装芯片技术正越来越多地被用以最大限度地减少高性能系统中的互连延迟。封装内系统（SIP）和叠式芯片规模封装（CSP）设计将更多地采用面型阵列技术来代替外围引线接合法。

在考虑面型阵列封装设计选项时，首先研究的是位于球栅阵列（BGA）封装中的传统倒装芯片技术。视芯片和封装要求的不同，有可能需要一个或多个再分配层，将电结合片从圆片制造处按规定路线传送到BGA中的插入器所需要的位置上。

大体上来讲，如果有足够芯片空间用于放置进行电连接所需的全部焊球，且芯片和电路板之间的焊球大小及间距都兼容，则可以不采用BGA封装，而通过直接安装板上芯片（COB）来完成全部的工作。然而，即使装配工艺能够满足物理尺寸方面的要求，但可靠性规范限制了COB在大多数主流装配应用中的使用。COB用于小型电路板上的微型芯片、心脏起搏器以及成本和可靠性均较高的汽车模块。
对于主流集成电路而言，COB的可靠性受到现实世界中两个无法避免的应力的限制：热量和震动。在集成电路（尤其是逻辑芯片）发挥效用时，就会产生热量，且所有的材料都会因为热量的缘故而发生膨胀和收缩现象。当芯片向电路板辐射热量时，电路板的膨胀比芯片要快，焊球有可能破裂。

针对球焊应力的解决方案之一是在芯片和电路板之间的焊球周围增加一些能够吸收应力的聚合物底层填料。但直到最近，底层填料只能通过采用外围分配和毛细管流技术加到已球焊的专用芯片上。其结果是，圆片级加工可用来生成再分配层和凸缘，但大多数芯片所需的底层填料不能采用圆片规模生成。

圆片级底层填料是一种针对倒装芯片的低成本、高可靠性的解决方案，但在材料和工艺方面还有不少难题有待解决，尚处工艺开发阶段。


全圆片级封装的推动因素


在面型阵列封装中，有两个因素促使制造商去考虑是选择部分WLP还是全WLP：即降低成本和压缩面积/体积。总的说来，从倒装芯片-BGA过渡到全WLP在性能上并没有什么改善。虽然这些因素是所有制造商必须考虑的，但面向不同应用的各种芯片必须以不同的观点来权衡这些推动因素。

降低成本

由于全WLP能够实现由批量加工带来的规模经济效益，随着每块圆片能够制造的封装的数量的增加，每个封装的成本会下降。

相关模型表明，当每块圆片的芯片数量少于600时，COB的成本低于全WLP；但当每块圆片的芯片数量超过600时，WLP在经济性方面的吸引力将逐渐凸现。

压缩面积/体积

由热膨胀系数失配而在球焊上产生的应力的大小与其距芯片中央的距离成正比，所以对COB而言，具有最少I/O要求的小型芯片可采用几个较大的焊球（目前的直径为170 s和300 s）。美国国家半导体公司的WLP SMD产品线采用的就是这种生产方式。 SMD具有与硅芯片相同的尺寸，并可采用4/5/8个I/O的封装，焊球直径为170和300 s。

集成无源网络(IPN)装配把多个分立无源元件集中在一个小型封装内，以最大限度地节省占用空间并实现电路板连接数量的最少化。减少电路板连接的数量一般会使最终系统的可靠性有所提高。

智能卡设计采用的是一种安装在天线或外表接触焊片上的小型（每边长几个毫米）、纸张厚薄（约50 s）的系统级芯片（SOC）叠片。人们期望智能卡是一种可随意处置的产品，所以其制造成本必须最小化。全WLP是在限定成本内处理如此多小片的唯一途径。芯片是在卡内部层叠的，无需电路板，且由于芯片一般仅产生极少的热量，因此没有放置底层填料的空间（或根本不需要添加底层填料）。
由于WLP可简单地通过圆片切割来获取，因此不可能制造一个面积更小的封装。然而，对某些应用而言，除了面积之外，对体积也有要求，且许多CSP在提供接近最小化的体积方面具备了极强的优势。

CSP的规模通常被规定为面积比裸片大不到20%。由于面积仅比全WLP略有增加，故CSP获得了插入器的可靠性优势，能够在不强求重新进行电路板设计的情况下压缩芯片面积，并具备了可用SIP来替代SOC的灵活性。

能够适应全WLP间距要求的细间距微通孔电路板给最终产品造成的成本增加有可能比任何由芯片带来的节约都要多。而且，COB尺寸或焊球布局的任何变化都要求对昂贵的电路板进行新的设计。鉴于以上原因，对于大多数应用，CSP都将胜过全WLP。


倒装芯片用部分圆片级封装

虽然近期全WLP不会成为主流，但部分WLP目前却恰逢一个重要的发展时期。部分WLP可以定义为采用圆片级工艺来形成一个先进芯片封装的某些最终结构。部分WLP既可以简单到一个再分配层，也可以复杂到一个引脚一致的CSP。

TSMC公司现在可提供200mm部分WLP的凹凸成型业务，其中铝或铜再分配层以及电镀凸缘是自制的，印刷凸缘是外购的。对面型阵列封装器件而言，前端和后端之间的界线已经非常模糊了。

Kulicke & Soffa公司的倒装芯片分部（K&S-FCD）负责发放技术使用许可并提供WLP业务。对当今的大多数芯片来说，部分WLP所具有的强大优势可通过比较该公司的倒装芯片与全WLP技术的性能体现出来：前者可形成最小间距达125 s的1000根以上的引线，后者则在最小间距为500 s的条件下仅形成不到100根的引线。

K&S-FCD公司通过在凸缘底部周围采用聚合物环WLB来吸收应力的方法，完成了对用于COB应用的部分WLP工艺的一个简单扩展。凸缘周围的大部分空间得以保留，所以该技术无法提供与采用底层填料时相同的优越性，但已被证明具有在较低成本条件下的可制造性。该公司声称，与裸露凸缘相比，这种聚合物环可将热循环性能提高50%以上，这样就能够可靠地组装更大尺寸的COB。

薄芯片堆叠（Thin Chip Stacking）可采用多种方法来完成，对于便携式电子产品应用而言，这种方式在功能增强和体积压缩方面均优于平面型单芯片或多芯片解决方案。Tessera公司已对其 BGA技术进行了扩展，以形成 Z焊球堆叠式存储器封装。叠式封装目前尚不适用于全WLP加工，原因是形成全硅通孔的难度和成本均较高，还有就是由于增加每一层的产出率所造成的严重的生产效率恶化。


市场预测


Tech Search International公司的调查数据表明：
2001年，IC（不包括IPN或SIP用DRAM）的全WLP技术的世界市场相当于120,000张200mm圆片。该公司预测到2005年，该市场将以50%左右的年平均增长率持续扩张，达到600,000张圆片。届时大多数全WLP将仍为小尺寸，每张圆片制造出的封装数量超过1000个。

VLSI市场研究公司一直在跟踪和预测每个封装的平均引脚数。该公司提供的数据显示：2001年，每个封装的平均引脚数约为15个，预计到2006年这一数字将达到27个。今后几年中增长最快的封装应是96引脚系列，能够为该系列提供最佳服务的是部分圆片级加工，而非全WLP。

微电子产品制造业正在迅速迈进一个新的时期，在这个阶段里，必须考虑前端芯片的制造并将其与后端封装线加以集成。WLP的开发是这些新的考虑事项和集成的核心。

近期，在芯片单体形成之后不需要进行任何加工的全WLP将被用于具有极少I/O的芯片、集成无源网络以及有限的应用。智能卡将专门采用全WLP工艺来制造，其产量在今后的几年中将呈爆炸性增长。阻碍全WLP工艺应用推广的大多数技术难题似乎都是可以克服的。然而，成本和电路板的局限性意味着大多数面型阵列芯片将采取在开始阶段采用圆片级加工，而利用BGA封装中的插入器以芯片级来结束的方法。

据估计，目前全WLP是倒装芯片BGA圆片产量的5%左右，这两种工艺的中期发展都将是以约50%的年平均增长率持续攀升。随着倒装芯片的成长和产量的增加，以及圆片级加工所具有的令人信服的成本优势，WLP技术将被越来越多地用于倒装芯片BGA和新型的多芯片SIP。