设计深亚微米ASIC是一个重大的挑战。ASIC设计方法对于大多数中国的工程师来讲是一个相对比较新的概念。在一个ASIC项目成功流片之前的过程中，实际有许多隐藏的技术和商业问题。事实上，由ASIC公司开发的用于中国市场的商业模型将用户与所谓的后端工艺相隔离，这把问题弄得更复杂。后端工艺是非常重要的，尤其在深亚微米工艺技术中。本次"ASIC成功流片的可靠途径"在线座谈将主要探讨技术挑战以及高性能高密度FPGA如何适用于ASIC原型建造的环境中。
本次座谈介绍了ASIC的设计风险、ASIC与FPGA的技术对比，及ASIC与FPGA的设计流程。
随着半导体工艺技术的发展，由0.18 M到0.09 M ASIC的系统速度由表及里120MHz提升到300MHz，但ASIC的设计成本和技术风险愈来愈高，并且从设计方案到ASIC产品商业应用的周期也更长。为适应市场的快节奏，减少前期的设计成本、回避设计风险，FPGA是一个最好的选择。它将原来ASIC设计修改周期从至少两个月，减少到几分钟到几小时之间，尤其适合产品的前期开发和中小批量产品的应用；并且FPGA设计成功后，可非常方便地向ASIC转化。
精彩问答
问：用FPGA来设计ASIC时，如果超过50万门应选用的硬件描述语言哪种最好？是Verilog HDL,还是VHDL?
答：。VHDL 和Verilog都是目前业界广泛使用硬件描述语言.VHDL相比较严谨，而Verilog很象C语言，使用较灵活。
问：经过在FPGA上验证通过的IC设计，无论制作成什么工艺的ASIC，不同工艺的流片成功率各是多少？软件仿真验证通过的IC设计又是多少成功率？
答：具体的成功率需要看验证的程度，当使用FPGA做全验证的情况下，相当部分的ASIC流片都获得了一次成功，软件的仿真验证毕竟不能仿真太长的时间，对于一些软硬件接口配合的部分仿真不可能很充分，还有类似双时钟域的问题也不能很充分的仿真，相对成功率要低很多。
问：FPGA一般都有多个时钟输入，可在实际设计中，为了得到较稳定的效果，一般都建议使用单一时钟，是这样吗？请问系统存在多个时钟时，应该怎样处理？
答：1，我们stratix II 有很丰富的时钟输入，内部时钟网络。
2,对于实际设计中我们建议客户使用同步设计，时钟系统结构方面你可以根据你的需要用单一时钟或多个时钟，当你的系统时钟域有数据交互时，你要做好时钟域隔离，如加FIFO或DPRAM等等。
问：如何计算ASIC 和FPGA的门数?
答：单独设计I/O， memory， IP， 逻辑单元电路；
门数计算包括 IP和逻辑单元电路；
计算IP cores的资源利用；
估计现有 ASIC的门数，每个 LUT/FF平均需12个门。
问：在ASIC设计中，FPGA所起的有哪些作用，其作用可以用一个什么模型来描述？
答：FPGA可起到原型设计及验证的作用，在做原型设计及验证作用的FPGA的模型与设计的ASIC芯片的功能模型应当是相同的。
问：如果我想用Nios,除了Nios的license是不是还要有别的工具的license,比如modelsim等
答：Nios是不需要license的，EDA工具的license可以和cytech工程师联系。
问：向您请教以下两个问题：
1.在使用QuartusII软件进行系统开发的过程中，如何在从系统级到逻辑门级电路的设计中应用DFT(designed for
test)技术，在Quartus环境中是否支持该技术。
2.目前我们打算用Stratix系列FPGA进行开发ASIC，用于高性能视频处理方面，请问您对IP核复用有么建议。
答：DFT用来检测芯片生产中的缺陷。Altera FPGA/CPLD在出厂前已经作了充足的测试，用户在使用时不必考虑DFT的问题。
用Stratix作为ASIC的原型验证，若使用IP，需考虑IP的可移植性。如果IP有源码，则可以任意应用于FPGA和ASIC。但往往厂家提供的IP都是针对于某种器件的网表，这种情况则需另外获取源码或加密源码应用于ASIC。
问：1、使用串行PS模式配置FLEX1系列CPLD时，怎样烧写FLASH，使一片FLASH芯片可以提供多个FLEX芯片的配置程序，从而在系统运行中使用不同的配置程序呢？
2、MAXPLUS2中，怎样比较好地设置和运用PROBE和LCELL？
答：1，你的配置方式是不是用FLASH+CPLD 配置FLEX FPGA? 这样的话，你应该先用其他烧好flash的内容，当然如果你选用了MAX
II 作为你配置CPLD，那么你可以用MAX II 的JTAG TRANSLATOR 功能帮助你直接通过下载cable烧flash的内容了。
2，LCELL 可以用来做路径的延时。
问：FPGA仿真验证成功距离ASIC还有多远的距离？
目前企业最常用的ASIC开发工具是什么？
ASIC的开版费用为什么那么高？能不能降下来？
答：FPGA验证是进行ASIC设计的非常重要的环节。其后，还需引入ASIC版本源码，插入IO pad，DFT，功耗估计，后端流程。但如果采用Altera
Hardcopy，可以说完成FPGA验证就完成了整套流程的80%。
ASIC主流开发工具有Synopsys,Cadence,Mentor。
ASIC是为某个客户定制的芯片，有非通用的后端设计服务费、制掩膜费用、测试费等，故成本很高。
问：请教专家，DSP硬核与软核在应用上各有什么特点？
答：在Stratix器件中嵌入的DSP硬核并不能完成一个完整的DSP功能，它可以实现乘法、乘加和乘累加运算。软核可以实现与硬核相同的功能，两者区别主要在于性能，Stratix
DSP硬核可以达到300M左右的时钟频率，而软核一般很难超过150M。
问：ASIC的芯片利用率好像要比FPGA的要高，速度和性能要比FPGA要高，对吗?
答：需要看相应ASIC芯片的工艺，如果您用0.09 m工艺的ASIC来和0.09 m工艺FPGA的来比较的话您的结论是正确的。但ASIC方面0.09
m工艺的ASIC芯片非常少，一般ASIC的工艺是0.18 m 和0.13 m， 在工艺上是落后于FPGA的。
问：FPGA开发的整个流程包括哪些?
答：开发流程包括：
选定器件
安装软件
设计输入
软件中的编译（包括管脚定义，时序定义，时序分析）
设计仿真（功能仿真，时序仿真） 下载调试
问：ASIC在封装上要比FPGA有优势,没有那么多引脚,是这样吗?
答：ASIC在封装上比FPGA有更多的选择。
FPGA要定制有限的几种封装规格，是为了产品归一化，从而实现成本最优。
问：采用FPGA替代ASIC,是否能降低价格?
答：在小批量（几万、几十万片以下）时，FPGA单价优于ASIC。
问：Stratix2 FPGA是否还需外加memory来download资料,或其也可以向CPLD一样直接烧录，已得到较佳的保证。
答：Altera FPGA支持多种加载方式，可以用配置芯片、CPU加载、JTAG加载等。
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