市场变化与技术发展对三种芯片技术的影响

ASSP由专业芯片厂商设计，无法充分考虑到客户的需求，所以灵活性较低。但对客户来说，它的设计成本和芯片器件成本都较低，同时面世时间也比较快；而ASIC由客户定制，灵活性较高，可以充分考虑到客户需求，但却有很高的设计成本以及缓慢的上市时间；FPGA则具有高度的灵活性，低廉的设计成本以及适中的器件成本和快速的面世时间，非常适合在新兴数字消费类产品中使用。

技术发展对ASSP和ASIC的影响

ASSP：随着芯片工艺提升，开发阶段所需成本也大幅提高（如图1）。随着技术的发展，涌现出许多新的标准和协议，市场分工也越来越细。这些需求的变化都导致ASSP厂商成本增加。甚至在很多情况下，刚开发出来的芯片就面临着淘汰。同时随着工艺的进步，工程成本也在增加。这些都会使芯片厂商的投资回报率降低。因此，芯片厂商只有集中力量开发某些具有广阔市场前景的芯片，来提高产量、降低成本、增加产品竞争力。但这样却会使客户的选择余地变小。

图1：工艺与开发成本的关系（略）

ASIC：对ASIC和FPGA 的总成本与产量之间的关系跟踪显示：过去只有在产量较小的情况下，FPGA的价格优势才能体现。而现在随着ASIC的成本越来越高，新一代FPGA的成本却逐步降低。ASIC在很多情况下已没有原来的价格优势。ASIC现在面临的基本问题是开发成本的上升。采用0.13微米的工艺，1百万基本单元的开发成本已超过100万美元。而由于客户需求在时时变化，导致开发的时间也越来越长，这些都使ASIC供应商开始推动结构化的ASIC，以缩短开发时间。但这就使ASIC以前相对FPGA的优势进一步缩小。

ASSP+ASIC设计向ASIC+FPGA设计转换

使用ASSP+ASIC进行设计时，通常客户采用ASSP来完成主要功能，而使用ASIC来定制新功能，与ASSP协同工作。这样可以沿用以前的设计、降低风险和缩短上市时间。随着功能的增加，原先的ASSP+ASIC已不能满足要求，而这时芯片厂商已开发出新的功能更强大的ASSP。所以系统厂商往往会把原先的ASSP+ASIC方案替换掉，采用新的单片ASSP。而随着功能的再次变化和增加，新的ASSP又不能满足要求，因而又需外加ASIC芯片来定制功能，从而周而复始。

使用ASSP+FPGA设计时，可以通过ASSP来完成主要的核心功能，而外部的FPGA定制其他的附属功能。功能变化时，只需要下载不同的编程文件来重新设置FPGA内部的逻辑，就可以获得功能不同的产品。采用这种方法设计的产品具有多样性、能满足不同的需求同时成本也相对较低。例如彩电厂商为满足不同的客户应用，会生产不同型号的彩电，如43吋、50吋或61英寸的电视。它们有着不同的分辨率和不同的功能，采用FPGA设计的话，就可以采用同一电路板，仅针对不同型号的彩电，下载不同的编程文件就可以了。

目前全球基于单元的ASIC设计，已从1999年的5458个降到今年预计的1500个。人们更多的使用ASSP+FPGA来进行产品的设计。


针对数字消费市场的低成本Cyclone FPGA

为了满足快速扩大的新兴数字消费产品市场，FPGA行业领导厂商Altera于2002年第三季度正式发布了低成本、全新架构的Cyclone系列。其成本降低50%，而性能提高了70%。另外在用户需要时，还可以使用内部嵌入式Nios软核处理器，以进一步降低成本。Cyclone具有低成本和高性能，其主要应用市场为消费类产品。在Cyclone系列获得成功的基础上，Altera进一步推出了CycloneⅡ系列，性能获得了进一步的提高。

CycloneⅡ特点

CycloneⅡ具有如下特点：

采用与高端器件Stratix相同的90nm Low-K工艺，保证了CycloneⅡ强大的性能。

更大容量。具有多达68K的LE和1百万个逻辑门，使用户有了更多的选择。

大批量应用中成本最低的FPGA，并且不会对性能产生限制。

使用了为低功耗而优化的工艺，在性能提高的同时减少了功耗，使用时无需再加外部散热器。

针对客户需求设计。在设计中会首先收集客户需求；根据需求来确定成本及相应的裸片面积；进而完成锁相环、存储器、I/O等芯片设计；最后对整个架构进行优化，进一步缩小裸片面积，降低成本。

可提供最新的NiosⅡ软核处理器，性能比Nios进一步提高，而所占资源却降低了（见表1）。

CycloneⅡ性能

CycloneⅡ内部嵌入了多达150个18 18乘法器，能工作在250MHz,同时它还具有先进的外部存储器接口，通过专用的DDRⅡ以及QDRⅡ接口电路，可以获得高达668Mbps的性能。CycloneⅡ的应用范围很广。针对不同容量的CycloneⅡ，可以提供不同的封装，供客户选择。对同一封装，不同容量的器件还可以进行垂直迁移。表2列出了CycloneⅡ系列所具有的功能，它们具有3个速度等级，-6、-7和-8。

CycloneⅡ应用

CycloneⅡ在Cyclone成功的基础上，具有更大的容量、更多的特性和更低的成本结构，能替代以往采用ASIC和ASSP的场合，尤其适合在消费类、通信、汽车等领域的应用。

表1：Nios与NiosⅡ软核处理器性能与占用资源比较（略）

表2：Cyclone II 系列概况 （略）

注：有三种速度等级（-6，-7，-8）

Altera主要器件及相应软件

针对不同的应用市场，Altera提供了Max、Cyclone、Stratix和Hardcopy Stratix器件。Max系列具有最小的容量和功能，成本也是最低的。Cyclone介于高端的Stratix和低端的Max之间。而使用Hardcopy可以将原本Stratix较高的成本降到与Cyclone相近的范围。随着各自技术的发展，所有器件的相对容量及特性进一步增强，而成本进一步降低。

Altera的QuartusⅡ软件现在能支持所有的Altera器件，包括最新的CycloneⅡ和MaxⅡ器件。客户可以从Altera的网站下载免费的适用版。QuartusⅡ性能十分强大，性能在整个PLD领域也是处于领先地位。

问答选编

问：我在用Altera公司的提供的Maxplus和Quartus软件开发产品时，用的是Verilog HDL，但该两种软件对于Verilog中的很多语句的编译不支持，特别是有关延时方面的，请问贵公司对此有何特殊的解决办法。

答：目前，Maxplus和Quartus软件对Verilog 编译支持很好。有关延时方面的语句只能用于仿真，不可综合。

问：常用FPGA设计的软件有那些？各自有和优点？

怎样选用元器件？选用元器件有何规则？
在嵌入系统和DSP系统中该如何叫好的应用FPGA进行设计 ？

答：Altera QII，MaxplusⅡ可以帮助客户完成从输入，编译综合，布局布线，仿真，下载全套设计流程。也可以跟常见第三方EDA工具交互使用。

问：使用FPGA中常遇到的是寄存器不足的问题，请问如何最大限度的节约寄存器资源，或者最大限度的使用寄存器？

答：如果你说的是register (寄存器),很少会出现寄存器不足的问题，因为FPGA中每个逻辑单元(LE) 至少有一个寄存器用于RTL(register-transfer-level)；如果寄存器确实不够用，你得选择更高一级的FPGA了。
但是，如果你说的寄存器是指RAM (存储器)，那么的确有时会不够用，这时候，你可采用时分复用（double-clocking multiplex techniques ）来共享一个RAM。例如，Altera Quartus在Megawizard中提供FIFO共享功能，使单片FIFO实现多片FIFO的功能。

问：我现在使用的是Altera公司Stratix系列的Nios开发板，我的问题是Nios处理器响应中断的时间是不是比较长，时钟频率50MHz时，需要多长时间才能响应一个中断？

答：是这样的。Nios2减少了中断数量，可能要好些。

问：我用EPM3128，我在（分配引脚前）编译的时候看到只使用了102个宏单元，但分配引脚后编译就不能通过。请问：在实际用CPLD设计时，使用总容量的百分之多少合适？

答：一般来说，两个80%。逻辑80%，I/O 80%b比较好。
不过，你的问题不是逻辑使用过多，而是I/O分配不太合理。
MAXII CPLD具备比传统CPLD更好的布通率。

问：1.请问Cyclone II 与以前的Cyclone有何区别?有那些可方便获取的开发工具?工具和可能用到的库成本是多少?
2.能否介绍一下，如果应用于数字电视视频流处理上，例如解扰变换，是否够用?需要注意些什么?

答：1、CycloneII 90nm的新的架构的器件。相对Cyclone，整个LE的架构也改变了，ALM结构比LE更优秀，更大的密度，I/O， DSP模块，PLL数量，IO电平标准等。QII5.0 开始可以支持CycloneII 开发。
2、年底出的2c70 ， 2c35 等容量非常大，应该没有问题。详细可以了解www.altera.com 上有关HDTV，STV等的应用网页。Altera有比竞争对手更积极和完善的数字电视传输设备等应用专题。

问：用CYCLONE集成的32BIT处理器和ARM系列有何优势和缺点，能跑多快 。

答：NIOS2 的fast core 在CycloneII中可以达到150DMIPS。 NIOS2 软核的优势是灵活，低成本。缺点是现在还需要培养用户掌握这个开发开发流程。

问：请问工程师，Cyclone 内部的PLL怎样使用，使用中有什么注意事项。

答：可以用PLL Megawizard，设置PLL参数实现时钟倍频、分频、相移、可编程占空比、外部时钟输出、系统时钟管理和斜率控制等。 问：请告诉我用FPGA设计时序电路的最好方法，怎样最大限度的避免毛刺的产生和怎样最大限度的减少延时。

答：其实如果采用同步设计的话，就可避免毛刺。当然这实在时序满足的情况下而言。要满足时序，基本要考虑两方面：1、逻辑级数；2、时钟域切换处理；3、逻辑优化。4、布局布线。关于第一二点，有很多要注意的地方，例如状态机风格，If/Else或Case语句的处理，FIFO设计，算法等等。在这里不能一一详举，可参照市面有关设计风格的参考书。这里另附上一个不错的网站以供参考：http://www.sunburst-design.com/papers/。至于后两点，是需要熟悉对逻辑分析和布局布线工具的使用。这可以和我们的技术支持联系。www.mysupport.altera.com 。

问：在设计和验证上，FPGA和ASIC有何优缺点?

答：设计上，FPGA具有更强的灵活性。验证上，FPGA更快方便。可以方便地用软件和硬件验证。

问：Nios2是以什么形式提供给用户的？是否提供源代码，是否允许用户自己修改？

答：Nios2是以IP形式提供给用户的，不提供源代码，用户自己可以配置CPU及外设。

问：采用FPGA设计个性化系统是否意味要回到ASIC的路子上去?它和ASIC有和区别?

答：FPGA 相对ASIC，FPGA 有下列主要优势：
较快的产品面市时间。FPGA可以在几分钟内由程序完成产品更新和升级， ASIS的设计周期很长；
低风险。FPGA可以随时验证系统，而ASIC验证系统需花费3-6个月时间。
Altera 同样也是ASIC提供者，提供 FPGA到ASIC 的设计流程“HardCopy” 。HardCopy是 Strcuture ASIC器件，保持FPGA 结构和 FPGA-proven功能。因此，它同时具有FPGA的灵活性、低成本、低风险和ASIC的低成本的优点；HardCopy由于保持了FPGA结构，比传统的ASIC在产品转型、升级时间上有更大的优势。

问：如何对FPGA的配置文件加密？

答：目前，我们的Stratix-II器件支持配置文件加密。基本上是由QuartusII来加密，并由Altera提供特有密钥的Stratix-II芯片来配合使用。每一客户的密钥都不同，所以就算别人偷取了贵公司的加密配置文件，也不能再同型号的芯片上使用。

问：FPGA中的时钟分布和性能是否能满足ASIC的要求?

答：只要时序报告显示速度满足，就没有问题。FPGA的全局时钟是可以满足零skew，和高扇出的要求的。

问：我想请教一下时序限制的方法。我用Altera的芯片做设计，在板子上调测时，功能正常，稍作无关改动（如引一测试管脚）功能就不正常了，我认为是时序做的不好，你有什么好的时序限制的经验教我。 答：这种情况一般都是客户有关键时序处在临界。我建议你详细阅读QII手册关于timing assignment 部分。通常我们会在assign/timing seting/ indiviul... 定义所有关键path. 然后到assignment editor /timing 中去根据不同的feature 选择关联上不同的constrain。

问：在FPGA设计中怎样可以使得芯片资源利用率提高？它的利用率最高可达到多高?

答：这基本上可由设计软件实现。在QuartisII的Assignment Editor中的Optimization Technique logic option,选Area. 另外，Auto Packed Registers 选项可选为ON. 现在的利用率可达95%或更高。但要小心，设计太满会令编译时间非线性增加，并使后期调试工作非常困难，帮助调试的内嵌式逻辑分析仪也因此放不到器件内。 问：如何估算一个开发课题在Cyclon上所占资源?从而决定选择何档次的Cyclon。

答：最准确的方法是将类似的设计放到QuartusII中跑一下。让QuartusII自动选器件。