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Xilinx新一代CPLD--CoolRunner-II
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Cool Runner-II:Xilinx New Genergation CPLD
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如今数字产品发展的趋势是性能越来越好，而体积和功耗越来越小。但产品设计人员却常面临这样一个问题：即往往不得不在高性能和低功耗之间进行选择。针对CPLD设计人员对高性能和低功耗的需求，
Xilinx公司日前推出了新一代CoolRunnerTM-II系列CPLD。
Real Digital CPLD
CoolRunner-II系列CPLD采用0.18微米工艺制造。其核心工作电压为1.8V，集成了兼容1.5、1.8、2.5 和3.3V操作的I/O技术。CoolRunner-II
CPLD的功耗比CoolRunner XPLA3系列产品降低了50%。该系列器件的密度范围从32至512宏单元，其性能高达300MHz，管脚至管脚延迟仅3.5ns，静态电流小于100微安。
CoolRunner-II CPLD应用了第二代快速零功率（Fast Zero PowerTM，FZP ）设计技术。利用成熟的FZP全数字核心，CoolRunner-II器件可代替传统的读出放大器（sense
amplifier）。应用FZP技术的全数字核心是CoolRunner-II CPLD能够实现高性能和超低功耗的基础。这一全数字设计是一个可扩展的工艺，可随着几何线度的不断缩小进一步优化成本、提高密度和性能，并降低功耗。
系统功能
高级接口标准支持
CoolRunner-II 高级 I/O接口功能包含了物理接口和使系统接口带宽最大化的协议。CoolRunner-II CPLD可提供电源管理可编程开/关切换接口如DataGate，及LVTTL、
LVCMOS、HSTL 和 SSTL这样的高级接口，支持与外部存储器和其它逻辑设备间的无缝连接。为使模拟器件接口更容易，CoolRunner-II
CPLD包括了一个史密特(Schmitt)触发器输入（也称为输入滞回），以加快信号的转换和降低功耗。史密特触发器输入还可用来构成一个简单的振荡器电路。
时钟管理功能
CoolRunner-II CPLD同时提供了用于提高性能的时钟倍频和用于电源管理的时钟分频功能。通过借鉴微处理器电池节约的做法，CoolRunner-II
系列提供了一项称?quot;CoolCLOCK"的功能。CoolCLOCK结合了时钟分频器和时钟倍频器，可将输入时钟除2，然后再输出时加倍，从而在降低内部功耗的同时保持同样的性能。
设计安全性
为了保护系统设计人员的设计代码，CoolRunner-II提供了内嵌于器件层，并分散在整个芯片中的四级设计安全性，可防止非法的窃取。
设计工具
Xilinx公司免费的 ISE WebPACK 软件和基于因特网的 WebFITTER设计软件完全支持CoolRunner-II 系列。
Xilinx WebPACK软件使设计人员拥有了一个可下载的具有HDL和ABEL综合和模拟功能的桌面解决方案。Xilinx基于因特网的WebFITTER设计软件为设计人员提供了一个可对设计进行评估的免费CPLD设计适配工具。
Xilinx还提供了4.1i 集成软件环境（ISE）软件工具系列。ISE 4.1i可编程逻辑开发系统包括主动时序收敛（ProActive
Timing Closure）技术，并集成了一些用于高级逻辑设计的最强大的EDA工具。ISE 4.1i 软件支持所有Xilinx可编程产品，包括XC9500
和 CoolRunnerTM CPLDs、所有Spartan系列FPGA以及所有Virtex-系列平台FPGA产品。
封装
CoolRunner-II有多种封装形式，可支持不同的应用。对于便携式和空间紧张的应用可选择小型片芯级封装，成本敏感的应用可选择表面安装封装，高性能应用则可选择多达324脚的BGA封装。
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