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Altera新体系StratixTM提升系统设计水平
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Altera Introduces Stratix Device Family to Improve
System Design Level
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随着半导体技术的高速发展，易于开发、成本低廉、加快产品上市时间的解决方案已经成为成功的关键，同时，系统变得越来越复杂，设计面临的挑战越来越多。这些问题逐渐要求设计者把更多的功能集成到单个器件中。基于对市场的充分认识，Altera总裁兼首席执行官John
Daane先生预见到市场对新的设计方式的需求与日俱增，他认为：“随着PLD容量和复杂度的增加，可以容纳更多的系统功能，PLD设计前景正在发生着变化。过去，在一个系统中，每个设计者需要设计多个PLD。现在，一个大系统设计的每一部分由多个工程师进行设计，这就是'模块式芯片系统设计'的方式。”基于这种理念，即使在全球半导体行业不景气的状态下，Altera仍然积极创新，再次突破PLD传统结构，推出强劲的PLD新体系Stratix系列，引领编程逻辑进入一个全新的时代。
容量大、速度快的PLD
Stratix器件系列是Altera公司开发的全新的基于查找表（LUT）的PLD，极大程度地集成了内存、逻辑单元和DSP功能。既具有和ASIC（专用集成电路）一样强大的功能，又具有可编程逻辑的优势。适用于如数据存储，测试设备，电信基础设备和其它复杂设计应用领域。器件既具有专用DSP功能、片内终端电阻和高级的系统时钟管理功能，还支持单端和差分I/O标准。此外，器件具有片内端接和远程系统升级的功能。Daane先生在评价该款器件时认为：“在引入Stratix系列之前，系统集成过程往往丧失时限完整性，导致设计的反复重新优化。新推的Stratix系列可简化设计过程，构建复杂的可编程单芯片系统（SOPC）方案。Stratix器件成为真正意义上的时限锁定的模块式芯片系统设计。”
Stratix器件采用1.5V，0.13um，全铜SRAM工艺，和前几代相比，Stratix体系内核尺寸缩小了35%。器件共有8种型号，逻辑单元从10,570到114,140不等，RAM更是多达10Mbit。具有28个DSP模块，以及多达224个（9bit
9bit）为DSP应用优化的嵌入乘法器。器件采用DirectDrive技术的MultiTrack布线体系，性能比Altera的APEX
II器件提升40%，成为速度极快的PLD。表1为Stratix器件及特性。
系统集成新水平
Stratix器件不但在容量和速度方面获得极大的提升，更有优异的系统集成度，其中包含的独特技术及模块如下：
●TriMatrixTM内存-Stratix器件采用全新的TriMatixTM存储结构，具有10Mbit的存储容量，12Tbps的存储带宽。TriMatix内存包括3种存储设置，512K比特M512块，4K比特M4K块和512KMegaRAM块，适用于不同存储要求的应用。
●DSP模块-Altera嵌入的专用DSP模块是高性能的嵌入处理单元，为Rake接收机，VoIP网关，正交频分复用（OFDM）收发器，图像处理应用和多媒体系统等应用进行了优化。DSP模块消除了DSP应用中的性能瓶颈，具有可预测和可靠的性能，占用更少的资源而无需牺牲性能。每个模块中的输入，输出和可选的中间流水线寄存器把性能提升到250MHz以上，每秒可达到2GMACS。
●差分I/O-器件中的True-LVDS电路包括所信道差分信道的嵌入SERDES，多模时钟，数据对齐和片内终端电阻。器件提供了多达116个高速差分I/O信道，其中80个信道可优化为840Mbps操作。支持多种差分I/O电气标准，如LVDS，LVPECL，PCML和HyperTransport标准，以及高速通信接口包括10G以太网XSBI，SFI-4，POS-PHY
Level 4（SPI-4 Phase 2），HyperTransport，Rapid I/O和UTOPIA IV标准。
●TerminatorTM技术-Stratix器件为差分I/O和单端I/O标准提供了片内终结电阻，叫Termintor技术。更快的切换速率和大容量的封装技需要终结方案，这样就增加印刷电路板（PCB）设计的复杂度。Terminator技术采用终结电阻改善了信号的完整性，这个电阻非常邻近传送或接收缓冲，有效地消除了引起有害的'环路'效应的反射。除此之外，减少了外部电阻和连线，简化了PCB设计、成本和开发时间。支持许多I/O标准的并行、串行终结和驱动阻抗匹配，包括LVDS，SSTL-2/-3
Class I和II，HSTL Class I和II，GTL/GTL+和CTT。
●通用PLL和时钟管理电路 -Stratix器件中有多达12个片内PLL，每个均能提供精确的频率合成和时限管理。PLL集成了以前仅在高端分立PLL器件才具有的功能，可以管理板级时钟系统，有效地降低了设计的复杂性和整个成本。每个PLL有多个输出，可以驱动40个系统时钟的任何一个。这样设计者完全控制了时钟需求。每个PLL具有完整的频率合成能力（可以倍增或倍减时钟频率）和相位偏移，优化I/O时限。
软、硬件支持
作为Altera公司产品线中的新秀，Stratix器件还享有公司原有产品的硬件和软件的支持——
●Hard CopyTM器件支持Stratix--HardCopy器件是Altera大容量PLD替代ASIC的低风险，低成本和省时的方案，支持Stratix器件系列，提供和其它Altera器件系列同样的无缝，专有的设计转换过程。
●2.0版的Quartus II软件支持
Stratix器件的基本编译。它具有许多新的增强功能如SignalProbeTM特性，Linux支持和快速适配编译选项，是真正的集成单平台开发工具，把整个开发设计减少到最小。先进的PowerFitTM技术优化布局布线，提高资源利用率和系统性能。后续的服务包将支持生成Stratix器件的编程文件。
●Altera和所有主要的第三方EDA产商合作，Exemplar，Synplicity和Synopsys都将在自己的综合和仿真工具中支持Stratix器件系列。
封装和价格
所有器件采用球栅数组（BGA）技术，球栅间隔为1.27mm和1mm。第一片EP1S25工程样片是780脚的FineLine BGA封装，将在2002年第二季度推出。EP1S80和EP1S10的样片将在2002年第三季度推出。
(黄莺)
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