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ESD技术沿着IC内核的小型化方向压缩I/O尺寸
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ESD Technology Shrinks I/Os
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自0.5 m CMOS工艺问世以来，I/O的尺寸基本上没有发生什么变化。目前，通过采用紧凑型的静电放电（ESD）设计技术，I/O可以与IC内核一道被压缩。
输入-输出晶体管是实现IC内核内部的小信号（以 A计）与电子子系统周围的其他信号（以mA计）之间通信所必需的元件。需要考虑对I/O晶体管以减小IC体积：这些晶体管非常宽（达几百
m，而内核中的晶体管仅宽1 m左右）。
此外，可对IC产量构成威胁的静电放电也会形成高达数安培的电流。因此，必须在片上采取相应的ESD保护设计，从而导致芯片尺寸变大。
要进行ESD保护设计，就必须对大电流的静电放电提供适当的稳流处理。传统的做法是在灵敏器件（多为NMOS晶体管）中提供具有有效硅间隙的稳流电阻。这样做虽能解决问题，但却付出了高昂的代价：稳流电阻占用了很大的硅片面积，从而增加了成本。
随着近期几种在硅芯片上得到证实的设计创新方案的出现，上述现象已不复存在。稳流电阻的设置可通过硅片面积的高效利用来完成。半导体公司从I/O尺寸的缩小中获利:而I/O尺寸的缩小又将导致IC体积的缩小，从而使得每块芯片能够生产出更多的IC（每块芯片，因而能够增加100美元甚至更多的收入）。
这种新颖的设计解决方案采用了运用分段器件设计的后端稳流（BEB）、合并稳流电路布局（MBC）和多触点电路设计（MFT）。
与传统技术相比，在典型的0.18 m CMOS工艺中，BEB、MBC和MFT的组合能够产生以下结果：
●ESD性能提高60%
●电压钳位效率提高30%
●接通电阻改进50%
●面积性能提高1~2倍
硅芯片设计解决方案与CMOS工艺完全兼容，无需进行工艺变更以及特殊或额外的掩模。这里，需要改变三种传统的做法。
第一种改变就是要了解在提供片上ESD保护的时候并不需要有效面积的稳流或硅化物阻隔，而可以采用过程后端元件（如触硅、触聚合物和硅化物多晶硅）来形成一个稳流网络。这种方法的关键是稳流电阻"分段"概念的引入：如图1和图2所示，采用多个并联高电阻来形成一个通用的、具有低串联电阻的抗ESD器件。
该技术不仅提供了卓越的ESD性能，而且不再需要硅化物阻隔。
对于精密电阻，模拟电路设计人员通常采用硅化物阻隔，对他们而言这样做的好处在于显著减小了漏-阱寄生电容(比较一下最小的漏极扩散与3 4
m的有效稳流漏极扩散)。而且，这种做法对于I/O晶体管宽度的每个有效微米都是起作用的。
第二种传统做法的变化是要知晓稳流区域是可以共享的，因而较大的驱动器能够做得相对小一些。
一旦舍弃了有效面积稳流，对设计人员而言剩下的就是采用电介质隔离的电阻段了。这已在硅芯片上得到证实，这种电阻不需要最小节距间隙以提供所需的ESD性能。如果将最小节距加倍，就可以合并相邻晶体管触点的稳流区域，从而使得驱动器和ESD晶体管的整体布局非常紧凑（见图2）。
第三种传统做法的变化是不再考虑多触点晶体管ESD性能-它可以自动完成。最初的设计采用了大量的宏稳流电阻，它们的作用是在单触点导通较小的ESD电流时迅速形成电压。最近的许多设计采用的是动态定时电路，用以同时给全部的晶体管触点提供触发偏压。
本文介绍的新颖设计解决方案中的创新之一就是意识到了这样一个事实，即不必一发生ESD就接通全部的多触点晶体管。当发生ESD时，至少有一个晶体管触点将触发至其快反向状态以导通ESD电流。现在，让我们采用多触点晶体管的不均匀导通状态来检测正在发生的ESD。可以导出一个偏压信号以接通所有的晶体管触点，这能够通过采用最小总宏稳流（无需任何的动态触发电路）来完成。图3示出了一种已在硅芯片上得到证实的、可用于最多16个触点的50
m NMOS晶体管的原理电路。也可以设计基于相同原理（但与激励晶体管兼容）的其他电路。
这种新型设计方法实现了ESD保护性能的新技术基准。而且，它在使灵敏IC免受电流冲击方面的性能也更为优异。
(岳云译)
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