赛灵思推出ISE设计套件新版本——ISE 12

赛灵思公司日前推出 ISE®软件设计套件最新版本ISE® 12。ISE 设计套件首次利用“智能”时钟门控技术，将动态功耗降低达 30%。此外，该新型套件还提供了基于时序的高级设计保存功能、为即插即用设计提供符合 AMBA 4 AXI4 规范的IP支持，同时具备第四代部分重配置功能的直观设计流程，可降低多种高性能应用的系统成本。

ISE 12设计套件推出了FPGA 业界首款带自动化分析与精细粒度（逻辑切片）优化功能的智能时钟门控技术。该技术的工作原理是，利用一系列独特的算法来分析设计方案，以检测每个 FPGA 逻辑切片中转换时不改变下游逻辑和互联的顺序元件（即“转换”）。该软件生成的时钟启用逻辑会自动关闭逻辑切片级不必要的活动，避免关闭整个时钟网络，这样可以节省大量的功耗。

ISE 12 设计套件的高级设计保存功能使设计人员能够通过可重复使用的时序结果快速实现设计时序收敛。设计人员不仅能将设计方案进行分区，集中精力满足关键模块所需的时序功能，而且还可在进行其他部分的设计工作时将这些模块锁定，以保存其布局布线。为推出即插即用型FPGA 设计，赛灵思正对开放式 ABMA 4 AXI4互联协议上的IP接口进行标准化。为了高效映射于 FPGA架构，赛灵思还与 ARM公司共同定义了AXI4、AXI4-Lite和AXI4-Stream 规范。

部分重配置技术能在不中断其它逻辑工作的情况下下载部分 bit 文件，从而动态修改FPGA 逻辑块。ISE 设计套件 12采用直观接口，以及与用户熟悉的标准 ISE 设计流程紧密结合的简化设计方法，从而使部分重配置技术能够轻松运用于赛灵思 FPGA 器件中。ISE 部分重配置流程现在使用同样的赛灵思工具和方法，满足时序收敛、设计管理与平面规划以及设计保存的需求。由于支持第四代“即时”部分重配置技术，设计人员能在尽可能小型化的器件中集成多种高级应用，从而大幅降低系统成本与功耗。(记者：胥京宇)