消除隔阂，提升效率

HDL Coder

HDL Coder的推出是为了解决用FPGA和ASIC进行设计的工程师所面临的一些问题。MathWorks中国公司高级应用工程师陈建平指出，系统工程师注重系统性能，容易忽略算法的可实现性，而硬件工程师擅长在给定的指标下实现具体的特性，缺乏对系统的全面把握。HDL Coder既可以支持在Simulink中生成HDL代码，也支持在MATLAB中生成HDL代码，同时支持Verilog和VHDL。具体特性包括，通过提供新工具辅助实现从浮点到定点的自动转换；可以生成HDL资源优化和报告，报告可以反映出设计中的性能瓶颈，便于提取出关键路径；在算法和HDL之间具有可追溯性，容易在MATLAB代码/Simulink模型与HDL代码之间相互跟踪；易于与其他EDA仿真和综合工具集成。

HDL Coder的推出消除了系统设计和硬件实现之间的鸿沟，并降低了硬件系统验证的难度。依赖自动生成技术，工程团队在设计FPGA时无需手工编写大量的HDL代码；利用协同仿真和FPGA在环技术，工程师可以复用系统设计模型，无需手写HDL测试平台，大大提高工作效率。

HDL Coder 中还提供了与FPGA厂商所提供的设计工具的集成通道，如 Xilinx 的ISE 设计套件，创建了一种按钮式工作流程，可以在HDL Coder中直接调用ISE功能，并能将产生的结果反馈到MATLAB当中，这样，使用 MathWorks 产品的算法开发人员开发面向 Xilinx FPGA 的应用就更加容易了。

HDL Verifier

和HDL Coder共同推出的还有HDL Verifier——协同仿真和FPGA在环仿真工具 ，它在MathWorks过去的验证代码工具EDA Link的基础上进行了功能的丰富和优化。HDL Verifier可以让MATLAB和Simulink跟EDA仿真工具和FPGA硬件开发版之间进行协同仿真，容易实现在测试的全面可视化，这在系统设计是非常有利的。

FPGA在环仿真是指仿真工具和开发板之间的回路测试，利用千兆以太网和硬件开发板之间进行连接，进行实时的测试，其优点就是可以发现普通仿真当中找不到的仿真错误。此外，过去用纯软件进行仿真和硬件实现总会存在一定的差异，硬件条件中的复杂情况在软件仿真时并不能得到全面的反应。有了FPGA硬件在环仿真功能，FPGA开发板就可以直接连到软件回路中进行混合仿真了。这样就实现了真正的软硬件协同设计的概念。

HDL Verifier目前可以支持15种 Altera 和 Xilinx FPGA 开发板的 FPGA 硬件在环仿真。它 提供协同仿真界面，能将 MATLAB 和 Simulink 与 Cadence Incisive、Mentor Graphics ModelSim 以及 Questa HDL 等仿真程序联结。有了这些功能，工程师可以迅速验证 HDL 实现是否符合 MATLAB 算法和 Simulink 系统规格。

陈建平还谈到，目前IC设计存在的挑战在于不同设计工具直接的隔阂越来越大。而MathWorks公司的目标在于减少消除这些隔阂，让工程师在一个统一的平台和环境里进行设计，提高工作效率。