| 主题: ASIC成功流片的可靠途径 |
| 在线问答： |
| [问：qinjinming] |
用FPGA来设计ASIC时，如果超过50万门应选用的硬件描述语言哪种最好？是Verilog
HDL,还是VHDL? |
| [答：Robin] |
VHDL 和Verilog都是目前业界广泛使用硬件描述语言.VHDL相比较严谨，而Verilog很象C语言，使用较灵活。 |
[2004-4-29 10:29:14] |
| [主持人：ChinaECNet] |
我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。 |
[2004-4-29 10:34:34] |
| [问：myca] |
ALTERA的成功流片能否降低其FPGA产品的价格？ |
| [答：Horace] |
Besides price have the advantage, the features are also enriched, such
as on Memory; DSP block; I/O pins ... |
[2004-4-29 10:34:46] |
| [问：nancyning] |
请问专家：经过在FPGA上验证通过的IC设计，无论制作成什么工艺的ASIC，不同工艺的流片成功率各是多少？软件仿真验证通过的IC设计又是多少成功率？谢谢！ |
| [答：Mark] |
具体的成功率需要看验证的程度，当使用fpga做全验证的情况下，相当部分的asic
流片都获得了一次成功，软件的仿真验证毕竟不能仿真太长的时间，对于一些软硬件接口配合的部分仿真不可能很充分，还有类似双时钟域的问题也不能很充分的仿真，相对成功率要低很多。 |
[2004-4-29 10:38:22] |
| [问：morestony] |
您好，我以前只用过altera的FPGA，请问从FPGA到ASIC在设计方面有哪些特别需要注意的？谢谢。 |
| [答：Mark] |
没有太多需要注意的地方，按照您原来的设计习惯就行了 |
[2004-4-29 10:41:53] |
| [问：getgogo] |
ASIC跟一般的FPGA,CPLD.他们都是专用IC,请问在使用的时候他们有什么区别,应当注意些什么. |
| [答：Stone] |
FPGA,CPLD是用户可编程的，而ASIC是专用IC。 |
[2004-4-29 10:43:44] |
| [问：zouhr] |
fpga一般都有多个时钟输入，可在实际设计中，为了得到较稳定的效果，一般都建议使用单一时钟，是这样吗？请问系统存在多个时钟时，应该怎样处理？ |
| [答：Robin] |
1,我们stratix II
有很丰富的时钟输入,内部时钟网络.2,对于实际设计中我们建议客户使用同步设计,时钟系统结构方面你可以根据你的需要用单一时钟或多个时钟,当你的系统时钟域有数据交互时,你要做好时钟域隔离,如加FIFO或DPRAM等等. |
[2004-4-29 10:44:49] |
| [问：kwang2004] |
How to count gate in ASIC and
FPGA? |
| [答：Stone] |
Separate design into IO, memory, IP, logicGate count include IP
& logicGet the resource usage for IP coresTo estimate based on
existing ASIC gate count, assume average 12 gates per LUT/FF
pair |
[2004-4-29 10:45:20] |
| [问：lotusyan] |
用FPGA搭建系统时，有些什么注意事项？ |
| [答：Stone] |
要估算设计的资源占用情况，I/O情况，以及所需电压，然后选定一款FPGA，具体情况可以和cytech各个office联系！ |
[2004-4-29 10:47:42] |
| [问：eewhbjt] |
在ASIC设计中，FPGA的所起的有那些作用，其作用可以用一个什么模型来描述？谢谢 |
| [答：Mark] |
fpga可起到原型设计及验证的作用，在做原型设计及验证作用的fpga的模型与设计的asic芯片的功能模型应当是相同的。 |
[2004-4-29 10:47:58] |
| [问：zaihezhizhou] |
如果我想用nios,除了nios的license是不是还要有别的工具的license,比如modelsim等 |
| [答：Stone] |
nios是不需要license的，EDA工具的license可以和cytech工程师联系！ |
[2004-4-29 10:48:53] |
| [问：ecnan
jing_EBY7E] |
深亚微米技术除了逻辑单元更多，功耗更低外，还有什么优点？ |
| [答：Mark] |
逻辑速度更快，集成度更高， |
[2004-4-29 10:49:08] |
| [问：zaihezhizhou] |
使用nios develop
kit是不是一定要求设计中要使用nios,能不能不用nios |
| [答：Stone] |
当然可以，你可以用nios develop kit实现你自己的功能！ |
[2004-4-29 10:49:36] |
| [问：lz1302] |
向您请教以下两个问题：1.在使用QuartusII软件进行系统开发的过程中，如何在从系统级到逻辑门级电路的设计中应用DFT(designed
for
test)技术，在Quartus环境中是否支持该技术。2.目前我们打算用Stratic系列FPGA进行开发ASIC，用于高性能视频处理方面，请问您对IP核复用有什么建议。谢谢！ |
| [答：Adam] |
DFT用来检测芯片生产中的缺陷。Altera
FPGA/CPLD在出厂前已经作了充足的测试，用户在使用时不必考虑DFT的问题。用Stratix作为ASIC的原型验证，若使用IP，需考虑IP的可移植性。如果IP有源码，则可以任意应用于FPGA和ASIC。但往往厂家提供的IP都是针对于某种器件的网表，这种情况则需另外获取源码或加密源码应用于ASIC。 |
[2004-4-29 10:51:49] |
| [问：zouhr] |
ASIC一次流片的最小数量是多少？价格怎样计算？ |
| [答：Horace] |
Please send me your email, so I can further dicuss with you, my email
address ( horacelai@cytech.com ) |
[2004-4-29 10:52:15] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2004-4-29 10:55:10] |
| [问：tonycq] |
我们正在使用stratix，能针对性地详细讲讲其流片过程？ |
| [答：Mark] |
如果您使用hardcopy的话将stratix芯片直接转为asic类的芯片请参阅http://www.altera.com/products/devices/hardcopy/hrd-index.html |
[2004-4-29 10:55:24] |
| [问：hobodom] |
仿真综合之后的结果和实际结果的有出入应该如何考虑？ |
| [答：Stone] |
如果在仿真的时候的输入信号和实际情况非常接近的话，仿真之后的结果和实际结果应该是非常相似的！ |
[2004-4-29 10:55:51] |
| [问：zhwj] |
ASIC 与 FPGA在生产上的成本相差有多少? |
| [答：Robin] |
对于具体成本的差别,可能要看你的ASIC/FPGA的具体容量的参数,还有生产量的多少等等来共同决定. |
[2004-4-29 10:55:55] |
| [问：ephonic] |
对于规模大，时序要求严格的电路，FPGA能否满足验证的需求？ |
| [答：Mark] |
当然能够，在两年前的fpga工艺上就能够成功实现250M
128位的crc32，更何况现在的工艺更加先进。在通讯的核心网和交换机中就大量的使用fpga。 |
[2004-4-29 11:00:15] |
| [问：zaihezhizhou] |
FPGA设计和IC设计有什么共同点和不同点吗? |
| [答：Stone] |
ASIC：RTL DesignOptimized for ASIC technology and
areaSynthesisSynopsys Design Compiler, primarily driven by
scriptsDFT logic insertion including BIST, scan and JTAGPlace and
RouteGenerally done in Foundry, requires Foundry interfaceCadence,
AVANT!FPGA：RTL Design Targeted at FPGA IO, memory, DSP and
PLLOptimized to FPGA architecture for
performanceSynthesisSynplifyPro, Precision, FPGA Compiler II,
Quartus IIPush-button flow with scripting capabilities using
TclPlace and routeCompletely done internallyFPGA P&R tool
- Altera Quartus IIPush-button flow with scripting capabilities using
Tcl |
[2004-4-29 11:00:20] |
| [问：w7612] |
请问一下ASIC成功流片，一般非经过FPGA验证吗？ |
| [答：Stone] |
一般是的！ |
[2004-4-29 11:00:49] |
| [问：yaotingyan] |
请问：Hardcopy技术是否与使用熔丝或者反熔丝技术的可编程芯片使用同样的技术，而并不是真正意义的ASIC流片？ |
| [答：Adam] |
不是这样的，反溶丝是一次性烧制；而Hardcopy是真正CMOS工艺，布线是类似于Standard Cell方式。 |
[2004-4-29 11:02:00] |
| [问：lzqbbk] |
ASIC的标准单元库和FPGA的ALM有何不同?在设计上如何转换?通过什么软件进行? |
| [答：Mark] |
fpga的alm是可编程的逻辑资源，asic的标准单元是已经定制好的，在综合工具中可以根据选定的目标器件进行转换。 |
[2004-4-29 11:04:11] |
| [问：教员] |
1、使用串行PS模式配置FLEX1系列CPLD时，怎样烧写FLASH，使一片FLASH芯片可以提供多个FLEX芯片的配置程序，从而在系统运行中使用不同的配置程序呢？2、MAXPLUS2中，怎样比较好的设置和运用PROBE和LCELL？ |
| [答：Robin] |
1,你的配置方式是不是用FLASH+CPLD 配置FLEX FPGA? 这样的话,你应该先用其他烧好flash的内容,当然如果你选用了MAX
II 作为你配置CPLD,那么你可以用MAX II 的JTAG TRANSLATOR
功能帮助你直接通过下载cable烧flash的内容了.2,LCELL 可以用来做路径的延时. |
[2004-4-29 11:05:09] |
| [问：amoretti] |
请问：如果中国大学生需要流片的话，收费标准是怎样的？ |
| [答：Horace] |
We can further discuss with your Project; Application, Volume ..., my
email address ( horacelai@cytech.com ) |
[2004-4-29 11:06:09] |
| [问：hrren] |
深亚微米ASIC设计中是否要涉及到电磁场理论，如何考虑？ |
| [答：Mark] |
当然需要，在asic设计中需要考虑信号完整性的设计，需要专用的仿真软件进行仿真 |
[2004-4-29 11:06:34] |
| [问：yaotingyan] |
如果用stratix的enhanced
pll的输出时钟来驱动比如说12bit的高速adc如何？ |
| [答：Robin] |
yes.you can use enhanced pll clock output to driver you high speed
ADC.(Off course,you clock output must in area of Stratix II spec) |
[2004-4-29 11:06:49] |
| [问：hiko_zhao] |
请推荐一款适合如下规格设计的FPGA芯片：10K Bytes RAM, 2M Bits
Rom, 50K Logic Gates, Master Clock is about 20MHz |
| [答：Stone] |
可以使用cyclone系列！cyclone EP1C20! |
[2004-4-29 11:07:24] |
| [问：xu.zhen] |
你好，我目前负责无线基带设计。请您介绍一下Altera用FPGA来设计ASIC的方法，以及具体的设计流程。谢谢！ |
| [答：Mark] |
您可使用hardcopy的设计流程，请参阅http://www.altera.com/products/devices/hardcopy/hrd-index.html |
[2004-4-29 11:07:33] |
| [问：findme] |
请问那里可以得到nios2.2以上版本？需要哪些费用？相关的软件开发工具怎样得到？是否能在新推出的maxII系列中使用nios? |
| [答：Stone] |
现在nios的最新版本是nios3.1，可以到www.altera.com上下载，不需要费用！MAXII器件，没有Memory资源，所以无法实现nios！ |
[2004-4-29 11:09:16] |
| [问：flxmu] |
FPGA仿真验证成功距离ASIC还有多远的距离？目前企业最常用的ASIC开发工具是什么？ASIC的开版费用为什么那么高？能不能降下来？ |
| [答：Adam] |
FPGA验证是进行ASIC设计的非常重要的环节。其后，还需引入ASIC版本源码，插入IO
pad，DFT，功耗估计，后端流程。但如果采用Altera
Hardcopy，可以说完成FPGA验证就完成了整套流程的80%。ASIC主流开发工具有Synopsys,Cadence,Mentor。ASIC是为某个客户定制的芯片，有非通用的后端设计服务费、制掩膜费用、测试费等，故成本很高。 |
[2004-4-29 11:09:37] |
| [问：zuo2000] |
FPGA 的门数同ASIC中的门数如何换算？ |
| [答：Robin] |
现在我们以更科学实际的方式以LE或ALM为最小单元来衡量FPGA通用资源的大小.据相关评测，1个ALM相当于2.5个LE。1个LE换算成ASIC的门电路数的话，相当于9～12个。 |
[2004-4-29 11:10:05] |
| [问：tjl] |
有没有工具可以确保FPGA通过的电路在0.18以下工艺制造中没有时序问题。 |
| [答：Adam] |
各厂家的0.18um工艺不尽相同，暂时没有工具能够确保。只能够完成FPGA验证（降低ASIC投片风险）后，进行相关ASIC工艺的后端流程再次验证。 |
[2004-4-29 11:12:40] |
| [问：science] |
您好，请问现在是否有模拟和数字混合的可编程器件？ |
| [答：Adam] |
数模混合的FPGA已经开始出现，一般会嵌入A/D、D/A和运放电路。 |
[2004-4-29 11:14:23] |
| [问：chengates] |
如何避免fpga 與 asic timeing
誤差?如何設計便於量產時很快速判別ASIC的好壞? |
| [答：Mark] |
选用更高速度量级的fpga，使用fpga做测试板，根据工作环境使用fpga做模拟，对asic芯片进行长时间测试。 |
[2004-4-29 11:14:40] |
| [问：qinjinming] |
现在CPLD的市场也不断扩大，用CPLD的人也很多，请问何时选用CPLD？何时选用FPGA？ |
| [答：Robin] |
It is hard to say with some words.Select CPLD or FPGA is depend your
project requirment,and here is some introduce about FPGA and CPLD
application.FYI.CPLD applications can be grouped into four main
categories: A)Power-up sequencing;B)System configuration &
initialization;C)I/O expansion;D)Interface bridging. For FPGA,it usually
timing digital circuit design.Now lot"s FPGA is realy a system device,with
high logice resource capability, high speed I/O interface,and high
dedicate hardware module,ect, like Altera Stratix device. you easy map
your whole system into on a chip.It is SOPC.And you also conntact
with FAE help you get fit device for your project. |
[2004-4-29 11:15:49] |
| [问：eewhbjt] |
用FPGA怎么实现浮点加法？ |
| [答：Mark] |
fpga可以轻易的实现多种浮点运算，您可按照数字算法中的方法就行了，最简单的方法是移位相加。 |
[2004-4-29 11:17:15] |
| [问：yaotingyan] |
请问stratix的enhanced
PLL的输出时钟的抖动在什么量级？1ps? |
| [答：Adam] |
About 100ps. |
[2004-4-29 11:18:21] |
| [问：ecnan
jing_EBY7E] |
请教专家，DSP硬核与软核在应用上各有什么特点？ |
| [答：Adam] |
在Stratix器件中嵌入的DSP硬核并不能完成一个完整的DSP功能，它可以实现乘法、乘加和乘累加运算。软核可以实现与硬核相同的功能，两者区别主要在于性能，Stratix
DSP硬核可以达到300M左右的时钟频率，而软核一般很难超过150M。 |
[2004-4-29 11:18:38] |
| [问：sjiang] |
目前如何使用C/C++来开发FPGA/ASIC芯片级系统？ |
| [答：Stone] |
在设计nios的时候，可以使用C code！ |
[2004-4-29 11:18:52] |
| [问：zouhr] |
用NIOS进行SOPC的开发，请问都可以嵌入那些类型的CPU，这些IP核都是免费的吗？ |
| [答：Stone] |
在安装了nios之后，就可以看到用户可以免费使用的外设和IP！ |
[2004-4-29 11:19:49] |
| [问：allon_y] |
请问就工程实际应用和发展来看，VHDL和Verilog哪种语言应用更广泛 |
| [答：Robin] |
VHDL
和Verilog各有特点，简单来说，VHDL象PASCAL语言，非常严谨，而Verilog很象C语言，使用很灵活。目前业界这两种语言都在广泛使用。 |
[2004-4-29 11:20:40] |
| [问：samire] |
请问用什么软件可以进行这种替代ASIC的设计?该软件有和功能?价格如何?设计后的流片是否要在Altera公司进行? |
| [答：Adam] |
Hardcopy设计不需要额外的软件支持，只需QuartusII。完成FPGA验证后，只要交给Altera网表和约束文件，Altera来负责后端流程。 |
[2004-4-29 11:20:48] |
| [问：dls] |
请问一套完整的开发工具及相关资料花费多少？可否提供FPGA产品目录及详细说明？ |
| [答：Horace] |
Typically, the subscription for the Quartus II software will be around
USD 2K.On the other hand, we have the CD-ROM and booklet for Altera"s
product details.Please further contact Miss Lisa Lo (
lisalo@cytech.com ) for the above issues. |
[2004-4-29 11:21:49] |
| [问：张振坤] |
ASIC的芯片利用率好像要比FPGA的要高,速度和性能要比FPGA要高,对吗? |
| [答：Mark] |
需要看相应asic芯片的工艺，如果您用0.09工艺的asic来和0.09工艺fpga的来比较的话您的结论是正确的。但asic方面0.09工艺的asic芯片非常少，一般的asic的工艺是0.28
0.13 在工艺上是落后于fpga的 |
[2004-4-29 11:22:50] |
| [问：tong.bifeng] |
为了成功流片哪些方面是最需要关注的 |
| [答：Mark] |
验证，反复的验证 |
[2004-4-29 11:23:08] |
| [问：rabbor] |
ASIC一般数量要达到多少才考虑流片？ |
| [答：Horace] |
This is all depends on your device"s usage capacity |
[2004-4-29 11:24:03] |
| [问：science] |
请问：如何更好地更有效地将asic的设计转换成fpga的设计输入？ |
| [答：Mark] |
需要考虑时钟树的转换，信号的扇出等方面的内容 |
[2004-4-29 11:24:09] |
| [问：笨小孩] |
嗨： 我想问一下10K40和10K50用起来是否一样。如果我现在用的型号是10K40的话。然后我现在想用10K50来代替，还用不用改什么来的呢？？？？？ |
| [答：Robin] |
是的.如果你选的封装是管脚兼容的话,你的PCB都不用改了. |
[2004-4-29 11:24:28] |
| [问：qinjinming] |
ASIC的成功流片用CPLD验证可以吗？CPLD与FPGA有何区别？ |
| [答：Stone] |
在altera的器件中，CPLD是指MAX系列的器件，是EEPROM工艺的。其余的都是FPGA！ |
[2004-4-29 11:25:09] |
| [问：qzhu] |
1.该方法的成本和传统的流片差异是多大。2.需要的时间是否较长。 |
| [答：Adam] |
Hardcopy的成本较低（全套自动工具节省人工费用且制作掩膜数较少），客户可以从与ASIC的NRE费用比较中看出。由于是从Altera
FPGA的无缝移植，并且用了全套自动化工具，故所需时间只有3、4个月，远远少于开发ASIC的时间。 |
[2004-4-29 11:25:13] |
| [问：明空] |
高速设计对fpga的内部布线有没有特殊要求？ |
| [答：Stone] |
芯片的内部布线，是软件根据客户的要求自动完成的！当然，高速信号走global source是最好的！ |
[2004-4-29 11:26:46] |
| [问：zouhr] |
ASIC成功流片以后，与FPGA相比，除了有单片的价格优势以外，还有其他的优点吗？性能方面的。 |
| [答：Adam] |
在同等工艺水平下，ASIC的性能要优于FPGA。因为ASIC Standard Cell没有冗余部分，采用最短连线。 |
[2004-4-29 11:27:04] |
| [问：晨晨
11223344] |
可以实现模拟运算的FPGA相关资料及型号可以在那儿找到？ |
| [答：Stone] |
FPGA无法实现模拟运算！ |
[2004-4-29 11:27:38] |
| [问：晨晨
11223344] |
我们使用FPGA,没有用语言，而是直接做的电路，对于FPGA，它的门输出电路的带载能力有多大？在我的使用中，它有些发热，是因为什么？ |
| [答：Mark] |
在fpga设计中您的扇出数影响的是fmax
，fpga在使用中发热是正常的，您可根据您的逻辑量计算出fpga的功率，并根据可根据功率计算出发热量 |
[2004-4-29 11:27:48] |
| [问：daiqf] |
请详细介绍用FPGA设计ASIC的设计流程以及所用的软件和语音. |
| [答：Robin] |
ASIC 设计流程是很复杂的,FPGA验证作为其中的一步,你可以用我们的Quartus II
软件.当然如果你的设计太大你可能需要第三方的工具帮助你把设计分配到多片FPGA上联合验证. |
[2004-4-29 11:29:20] |
| [问：晨晨
11223344] |
FPGA电路设计中的发热是由于什么造成的？ |
| [答：Adam] |
电流流经电阻，有部分能量会转为热能消耗，P=I*I*R. |
[2004-4-29 11:30:48] |
| [问：Adam-2004] |
在电路安全保密方面上,FPGA是否不如ASIC?FPGA如何面对和解决? |
| [答：Robin] |
是的.但是FPAG也在这方面做了解决方案,如在stratix
II中加入了基于AES的保密模块.这样就可以很好的保护你的设计. |
[2004-4-29 11:31:23] |
| [问：samire] |
用FPGA代替ASIC,如何验证其性能?特别是流片后,如何有差异如何解决? |
| [答：Mark] |
通过实际使用的硬件环境验证fpga，在asic流片前有相应的参数给客户的，可通过asic的流程控制这个差异 |
[2004-4-29 11:31:27] |
| [问：yaotingyan] |
使用hardcopy和用asic流片在什么批量上面能达到各自的最优性价比？ |
| [答：Horace] |
For Hardcopy, your MOQ do not need too much, such as on HC1S60 and
HC1S80, only several hundred pcs for MOQ. |
[2004-4-29 11:33:13] |
| [问：yaotingyan] |
Altera准备在fpga中集成ADC和DAC吗？加上nios或者arm的核心，构成一个比较完整的片上系统。 |
| [答：Robin] |
这是一个很好的建议.当然对于这种集成在当前的市场应用及技术实现来说,近期可能还不能实现出来. |
[2004-4-29 11:34:10] |
| [问：allon_y] |
对于一般容量，ASIC 和 FPGA
的成本和生产量大概在一个什么样的分界点， |
| [答：Mark] |
需要根据您选用的asic芯片或fpga芯片的逻辑量来定产品成本＝固定部分花费＋每部分可变的花费（fpga，asic）×销售量 |
[2004-4-29 11:34:19] |
| [问：kong
weiqiang] |
在设计软件和验证上,ASIC和FPGA那种更方便? |
| [答：Mark] |
fpga更加方便 |
[2004-4-29 11:34:41] |
| [问：lds110] |
ASIC成功流片的具体含义是什么?是否在FPGA的工艺上进行? |
| [答：Adam] |
即不会由于生产缺陷导致客户设计的功能不正确或性能不达指标。工艺要依据客户选择的厂商而定。 |
[2004-4-29 11:35:39] |
| [问：xlking] |
请问altera的hardcopy在今后能否取代流片？ |
| [答：Adam] |
Hardcopy也是需要流片的，但Hardcopy肯定会越来越多地占据原有ASIC的市场。 |
[2004-4-29 11:36:58] |
| [问：qin] |
在时序设计上,FPGA和ASIC那个较好?如何解决这些差别? |
| [答：Mark] |
FPGA和ASIC各有优缺点，需要看具体的设计 |
[2004-4-29 11:38:17] |
| [问：zaihe
zhizhou] |
FPGA开发的整个流程包括哪些? |
| [答：Stone] |
开发流程包括：选定器件安装软件设计输入软件中的编译（包括管脚定义，时序定义，时序分析）设计仿真（功能仿真，时序仿真）下载调试 |
[2004-4-29 11:38:59] |
| [问：Adam-2004] |
现在好像FPGA已能替代ASIC,它的主要原因和好处是什么? |
| [答：Adam] |
两者最大的区别就是FPGA具有可编程性。由此可引出很多的优势：低风险，灵活性，便于升级等。另外，在小批量时，FPGA的单片价格也远低于ASIC。 |
[2004-4-29 11:39:31] |
| [问：findme] |
cyclone系列有没有面向低端用户的低成本评估板？大体上是什么价位？有哪些资源？是否能够完整实现nios3.1? |
| [答：Stone] |
cyclone有nios develop kit，具体资料可以到www.altera.com上查询！ |
[2004-4-29 11:40:03] |
| [问：adsl
_modem] |
Hardcopy和原来的FPGA管脚完全兼容吗？ |
| [答：Stone] |
可以完全兼容！ |
[2004-4-29 11:40:13] |
| [问：yaotingyan] |
请问：Stratix芯片在设计中的未用的IO管脚，如何处理最好？ |
| [答：Robin] |
对于fpga未用的管脚,你可以根据设计具体要求在QII
软件中设置三种状态:input,tri-statedoutput,driving groundoutput,driving
an unspecified status. |
[2004-4-29 11:41:19] |
| [问：adsl
_modem] |
Altera是否已停止Max+的升级维护而只升级Quartus? |
| [答：Horace] |
Not stop MaxPlus2, but as Quartus II user interface is very similar to
MaxPlus2 and more efficiency, so suggest users to try Quartus II
software |
[2004-4-29 11:41:20] |
| [问：xly6] |
请问：FPGA的内部结构对应用它的工程师来说重要吗？是不是应该还是了解的好！？ |
| [答：Adam] |
很重要。对初学者来说，可以尽量使用FPGA设计工具的自动化优势，减少人为干预。对高级用户来说，了解内部架构，可以更好地发挥FPGA的特点，提高设计效率。 |
[2004-4-29 11:41:59] |
| [问：kong
weiqiang] |
量大时在成本和芯片面积,ASIC是否比FPGA有更多的优点? |
| [答：Horace] |
Need to consider the testing risk, as FPGA"s price is more competitive
to ASIC, and could be re-design, so for the total cost, FPGA may more
attractive than ASIC |
[2004-4-29 11:42:37] |
| [问：xly6] |
请推荐两款低成本的FPGA，它的价位大概多少？ |
| [答：Horace] |
Cyclone, Cyclone II, Stratix, Stratix II.Please send me email (
horacelai@cytech.com ), so we can further discuss on your
project. |
[2004-4-29 11:43:17] |
| [问：zdf_1974] |
CPLD和ASIC的本质区别 |
| [答：Mark] |
可编程，与不可编程性 |
[2004-4-29 11:43:29] |
| [问：chengates] |
使用max plus2
之ahdl來設計的source可直接移植至Quartus2來compiler嗎? |
| [答：Mark] |
可以 |
[2004-4-29 11:43:42] |
| [问：zdf_1974] |
请问asic的I/O最大驱动能力为多少 |
| [答：Adam] |
依据不同的厂家与不同的电平标准，不尽相同。 |
[2004-4-29 11:44:59] |
| [问：LIXIMI] |
请问怎样可以申请到FPGA的样片，简单的，学习用的？ |
| [答：Keith] |
If it"s for academic purpose, you can apply our Nios contest 2004 at
Cytech"s
web.http://www.cytech.com/Nios%20Competition.htmAnd you
can go to Altera"s university program page to make a direct request for
development kit.
http://www.altera.com/education/univ/unv-index.html |
[2004-4-29 11:45:15] |
| [问：yaotingyan] |
Altera的FPGA产品的速度等级，比如说-7,-10等，指的是什么速度？是内部延迟？还是能支持的clock速度？不同等级的芯片对设计的时序有什么利弊？ |
| [答：Robin] |
Altera
器件后面的速度表示只是一种速度相对级别的表示.不代表某个绝对的值.当然选用速度等级高的器件你可以较容易得到或超过你的时序要求.当然你要平衡好器件的使用性和你设计的要求.这样做到做好的性能价格比. |
[2004-4-29 11:45:18] |
| [问：adsl
_modem] |
通常情况下Hardcopy的成本会降多少？ |
| [答：Horace] |
Has a significant price advantage |
[2004-4-29 11:46:55] |
| [问：yaotingyan] |
请问：对于APEX,ACEX,FLEX等系列的芯片，altera的生产和支持大概会到什么什么时候？ |
| [答：Horace] |
Popular devices and under supporting. |
[2004-4-29 11:47:49] |
| [问：lds110] |
ASIC在封装上要比FPGA有优势,没有那么多引脚,是这样吗? |
| [答：Adam] |
ASIC在封装上比FPGA有更多的选择。FPGA要定制有限的几种封装规格，是为了产品归一化，从而实现成本最优。 |
[2004-4-29 11:49:32] |
| [问：晨晨
11223344] |
用树脂灌封做好的FPGA，是不是容易造成损坏？ |
| [答：Stone] |
不会造成损坏！ |
[2004-4-29 11:50:01] |
| [问：chengates] |
原來使用max plus2經auto device選擇至10k130vgc599
utilized 85% io數160若改用stratix2需使用何device,可節省cost%如何? |
| [答：Mark] |
使用最小的stratix2芯片，stratix2芯片的逻辑量与10k130的逻辑量不是一个量级的 |
[2004-4-29 11:50:13] |
| [主持人：ChinaECNet] |
各位观众，由于听众提问较多。中电网将延长提问时间到11：55。 |
[2004-4-29 11:50:40] |
| [问：zdf_1974] |
ASIC是否可以实现DSP功能 |
| [答：Robin] |
I think you can implement DSP module in your ASIC. |
[2004-4-29 11:51:00] |
| [问：kong
weiqiang] |
采用FPGA替代ASIC,是否能降低价格? |
| [答：Adam] |
在小批量（几万、几十万片以下）时，FPGA单价优于ASIC。 |
[2004-4-29 11:51:00] |
| [问：kong
weiqiang] |
在速度和性能上FPGA是否比ASIC强? |
| [答：Adam] |
同等工艺水平下，ASIC由于没有冗余部分，所以性能优于FPGA。 |
[2004-4-29 11:52:02] |
| [问：yaotingyan] |
我在阅读stratix handbook的时候发现一个无法理解的关于pcb
layout的图例，请问我怎样能和贵公司的支持取得联系？和您可以请教吗？ |
| [答：Stone] |
你可以打电话到骏龙公司寻求技术支持！ |
[2004-4-29 11:52:03] |
| [问：leo_321] |
ASIC前端设计的过程中，目前中国大陆地区哪个公司做的最好？ |
| [答：Mark] |
术业有专攻，各行业的应用情况不同，很难比较 |
[2004-4-29 11:53:18] |
| [问：getgogo] |
ASIC是专用的,那I/O的定义谁来做 |
| [答：Stone] |
客户根据验证结果自己定义！ |
[2004-4-29 11:54:09] |
| [问：rls60683] |
1、后端工艺的关键技术？2、流片的成本估量？ |
| [答：Adam] |
1. P&R,DFT,Insert IO Pad,Power Estimation,Timing Simulation,File
Transformation,and so on.2. Mask Fee,Service Fee,Test Fee. |
[2004-4-29 11:56:24] |
| [主持人：ChinaECNet] |
现在座谈即将结束。欢迎各位填写在线座谈页面的问卷调查，并请于明天中午12点以前提交。 |
[2004-4-29 11:57:57] |
| [问：chengates] |
Stratix2之fpga是否還需外加memory來download資料,或其也可以向cpld一樣直接燒錄,已得到較佳的保護 |
| [答：Adam] |
Altera FPGA支持多种加载方式，可以用配置芯片、CPU加载、JTAG加载等。 |
[2004-4-29 11:58:21] |
| [主持人：ChinaECNet] |
由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Altera公司讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Altera公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。 |
[2004-4-29 11:58:24] |
| [主持人：ChinaECNet] |
在此，中电网特别感谢给予本次中电网在线座谈巨大支持的Altera公司，特别感谢专门在线回答各位听众（网友）提问的Altera公司的各位专家们，特别感谢各位听众（网友）积极热情的参与。 |
[2004-4-29 11:58:58] |
| [主持人：ChinaECNet] |
祝大家事业有成、生活愉快！欢迎多提宝贵意见，欢迎关注中电网，下次再见。 |
[2004-4-29 11:59:23] |
| [问：zdf_1974] |
ASIC、CPLD和FPGA那种更有发展趋势 |
| [答：Robin] |
这个很难讲,我想在ASIC、CPLD和FPGA在很长一段时间会并行存在.当然随着CPLD和FPGA
价格降低,性能的提升及可编程器件自身固有的特性,是会有很的设计转到cpld 或FPGA伤得. |
[2004-4-29 11:59:29] |
| [主持人：ChinaECNet] |
请大家填写问卷调查，我们将在明天在参加本次座谈和填写问卷的网友中抽取本次座谈的中奖者。 |
[2004-4-29 12:01:07] |
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