bwin�ͻ��- 怎样缩短ASSP设计周期和冲破风险壁垒网络研讨会- 飞思卡尔厂商_在线座谈

精彩问答

主题: 怎样缩短ASSP设计周期和冲破风险壁垒网络研讨会
在线问答:
[主持人：ChinaECNet]	各位听众（网友），上午好！欢迎参加中电网在线座谈。今天，我们有幸邀请到Altera公司的专家就“怎样缩短ASSP设计周期和冲破风险壁垒网络研讨会”举行在线座谈。在座谈中，您可就您关心的问题与Altera公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力，不仅能够增进各位听众（网友）对“怎样缩短ASSP设计周期和冲破风险壁垒网络研讨会”的了解和掌握，而且能够为大家事业的发展带来裨益。	[2006-6-15 10:31:24]
[主持人：ChinaECNet]	我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。	[2006-6-15 10:35:36]
[问：LIQIANGNCIT]	目前我们主要是功能验证周期太长，产品可能用了一段时间，发现BUG，还要修改FPGA。请问有无方法缩短验证周期？
[答：Caspar]	这个需要在方案规划，仿真上多下功夫。	[2006-6-15 10:36:55]
[问：tiele]	请问，从FPGA到结构化ASIC，封装引脚都一样么？谢谢
[答：Jason]	用altera的hardcopy技术，封装引脚都一样！	[2006-6-15 10:38:30]
[问：xuyang1918]	Cyclone II 目前在视频编解码方面有何具体应用实例？有无IP 提供？谢谢！！
[答：Santos]	目前有第三方针对H.264广播级编码器；提供的IP有针对视频会议和监控在CII上的H.264编码方案。	[2006-6-15 10:38:36]
[问：LIQIANGNCIT]	广播到窄播，是一个项目同时调试多个版本么？
[答：Robert]	不是的，先用fpga把设计做好，然后走hardcopy，可以直接从fpga转到hardcopy，设计流程不需变更	[2006-6-15 10:38:44]
[主持人：ChinaECNet]	在此回答问题的专家是Altera公司的：Brenda Fong、Amanda Zhang、Santos Chen、Jason Zhang、Caspar Yu、Fisher Xiang、Jim Lin、 Robert Feng、Stoneway Qi、Kevin Xia和Jeannie Liao。	[2006-6-15 10:39:28]
[问：evochj]	请问相对于Xilinx的EasyPath，HardCopy有什么优势？
[答：Jeannie]	Easypath只是从坏片里面筛出你可以用的芯片，也就是废物利用，但是HC是真正为你定制的芯片，HC功耗价格都不是Easypath可以比拟的，当你量产的时候， easypath是不能给你任何保证的，以为谁也不知道他的坏片会有多少，能不能满足你的要求，但是HC可以做到	[2006-6-15 10:40:28]
[问：magang000]	Hardcopy比FPGA在除了功耗比较低外还有那些优点？谢谢
[答：Caspar]	HardCopy比FPGA功耗低，性能高，速度快，量大的时候成本低，但是它需要一定的NRE费用，而且有一定周期，不可更改。	[2006-6-15 10:41:59]
[问：easyma]	我一直是做FPGA的，对ASSP设计不熟悉。我想问问，stratixII转换到ASIC，在stratixII的结构上，提供了哪些便利和特点。谢谢
[答：Santos]	从设计方法上，采用SII的设计可以无缝移植到HCII中，完全PIN2PIN兼容；本身SII的设计周期替代了ASIC原型验证周期，为用户的TIME TO MARKET争取时间；同时HCII的结构保证了SII不具备的低功耗等优势。	[2006-6-15 10:42:39]
[问：tommygreen]	开发一个HardCopy，应该要具备哪些知识，谢谢！！
[答：Jeannie]	HC和FPGA是无缝的移植的，只要遵守HC和FPGA的差异的地方，后端由altera完成，不需要具备什么超出FPGA的知识	[2006-6-15 10:42:58]
[问：wg0227]	slide 35#中维护成本指什么？
[答：Fisher]	就是如果你如果要重新投片的话，如果批量小的话，但是一个批次的Hardcopy只有达到一定量后才划算。	[2006-6-15 10:43:37]
[问：bloodbird]	请问在使用结构化的ASIC设计中：一般都是引入IP核，在IP核的基础上做特定的功能扩展。测试工作主要内容是逻辑和时序。Altera的设计工具在这方面的仿真功能怎么样？
[答：Santos]	业界的仿真工具主要分为动态仿真和静态仿真工具。Altera设计工具QuartusII本身提供了一个简单易用的仿真工具便于用户完成简单的动态功能仿真，同时能够产生业界标准的.SDF文件利用三方工具完成集成仿真。在Quartus6.0中，为用户提供了基于.SDC方式的静态时序仿真工具TimeRequest为FPGA和ASIC用户使用。	[2006-6-15 10:46:44]
[问：DAVIDYEH]	為何在產品下滑期轉回 FPGA 較好?
[答：Jason]	因为在下滑期间，产品的利润空间，生命周期都很有限了，而且可能还会面对比较多的个性化设计，如果使用开发周期比较长和灵活性欠佳的asic，风险会比较大。这时候使用fpga，可以充分的利用fpga的灵活性和设计周期短的优势。	[2006-6-15 10:46:57]
[问：tuolate]	HardCopy II结构化ASIC有些什么特性?它和Stratix II相比有何优缺点?
[答：Jeannie]	HCII比SII的缺点是它是真正的ASIC，不再具有FPGA的可编程性。 HCII比SII的优点的话，HCII的die比FPGA小很多，所以功耗低，价格也很低。	[2006-6-15 10:47:37]
[问：ptj-zhuan]	不知怎样才能学好　CPLD
[答：Robert]	首先，学习PLD设计的流程，用一个quartusII软件自带的例子将这个流程跑完；然后再看cpld的datasheet，关心和应用有关的内容，如怎么和5v环境接口，有多少个寄存器，有多少个全局时钟线等等。这样设计流程和cpld的基本特点就熟悉了。 cpld并不难掌握。	[2006-6-15 10:47:49]
[问：LIQIANGNCIT]	我的FPGA设计转到HC，时序方面如何保证？
[答：Caspar]	FPGA转道HC,你需要注意FPGA与HC的不同，结构，IO,锁相环，Memory,当你解决了上述问题后，在HC的时序是能够得到保证的。	[2006-6-15 10:47:49]
[问：zmeng]	我们使用的EP2S90F1020C5与外接10bit ADC相连工作时，为何总会使该FPGA不能正常工作？该系统工作频率30MHz。
[答：Jim]	所指的不能正常工作有很多种理解，原因当然也可能很多， 1，FPGA与外围器件物理连接是否正确可靠 2，FPGA的周边电路包括配置电路设计是否正确可靠 3，接口时序的处理是否正确可靠 4，FPGA程序设计是否正确可靠 5，板级电源以及芯片供电处理等等都有可能导致不能正常工作	[2006-6-15 10:48:19]
[问：tuolate]	什么是精细粒度结构?哟什么优点?
[答：Jason]	可以使芯片DIE的面积更小，成本更低，功耗更省，速度更快。	[2006-6-15 10:49:24]
[问：qing525]	从FPGA原型向HardCopy II转换,如何保证转换的成功?有那些方法可验证转换的完整性?
[答：Santos]	我们建议用户采用多次设计审查方式。 1、利用Altera软件QuartusII中提供的设计辅助工具完成同步设计检测； 2、用户和Altera工程师一起完成约束和时序完备型方面的检查； 3、如果有DDR等特殊IP的话，请提前通知Altera工程师； 4、工厂HC设计中心完成流片前的审查。	[2006-6-15 10:50:38]
[问：magang000]	hardcopy器件的性能比FPGA的性能提高具体表现在那些地方？
[答：Jeannie]	具体表现在功耗更低，速度更块。HCII目前我们是cover到SII的－4器件，以后的我们会cover到更快的器件。	[2006-6-15 10:51:52]
[问：tiele]	5层metal, 500万gate count, 可以做到么
[答：Caspar]	很早就能做到了。	[2006-6-15 10:52:53]
[问：LIQIANGNCIT]	HARDCOPY IP核使用费用方面
[答：Jason]	这个需要按照个案处理，有需要可以跟当地ALTERA产品的销售和技术支持团队联系，谢谢！	[2006-6-15 10:52:55]
[问：evochj]	您好。请问一般需要多大的量，HardCopy相对于普通的FPGA才有价格优势？
[答：Santos]	一般说产量越大，价格优势越高。目前HC设计需要NRE费用，要求保证HC最小量。具体的数目请咨询当地代理工程师。	[2006-6-15 10:52:59]
[问：yujiujiu]	请问,hardcopy是怎么实现对FPGA的性能提升和避免重制的？
[答：Fisher]	Hardcopy是由Alera对FPGA的逻辑在保证正确的前提下，进行了优化，因为大家知道连线时延在FPGA中占有很大的比例，所以Hardcopy对这部分时延有了很大的优化，对于有些不用的连线也去掉了。还有一点就是对功耗的优化：对于一些没有用的逻辑没有链接到VCC。所以对静态功耗和动态功耗都有很大的提升.	[2006-6-15 10:53:08]
[问：tuolate]	HardCopy II结构化ASIC能嵌入的IP核有那些?
[答：Santos]	一般Altera的StratixII FPGA支持的IP，HCII都能嵌入。	[2006-6-15 10:54:06]
[问：bitty_zhou]	HardCopy II结构化ASIC可以嵌入Nios II吗?如果可以,需要何种设计环境?
[答：Jeannie]	可以，需要用到Nios II v5.0 和之后的版本。需要： Generate design with HardCopy compatible check box selected in SOPC builder on the system contents page	[2006-6-15 10:56:03]
[问：tommygreen]	HardCopy在手机里面有什么应用吗？涉及到的技术有哪些？
[答：Fisher]	因为手机是消费类电子，对成本很敏感。但是Hardcopy的优势是对于大规模的逻辑，所以适合一般规模比较大的，货值比较高的产品。如果您做的是高端手机的话，那就另当别论了，不过我估计Hardcopy的体积在手机里放下去很困难！	[2006-6-15 10:56:09]
[问：DAVIDYEH]	HardCopy 的 NRE 費用有沒有大概的參考價
[答：Jeannie]	需要case by case 谈	[2006-6-15 10:56:29]
[问：qing525]	HardCopy II结构化ASIC中有那些接口?
[答：Jim]	HardCopy II结构化ASIC以STRATIXII FPGA为原型做设计，接口方面与原型FPGA相同，比如DDR1/2,PCI等，如果在做FPGA原型设计的时候已经做了设计并且符合相关HardCopy II的移植要求，那么就可以无缝移植导HardCopy II，从而HardCopy II具有与stratix2同样的接口。	[2006-6-15 10:56:40]
[问：jackytang]	能否举例说明设计转换的流程图?采用那种版本的软件?价格如何?
[答：Santos]	采用的软件主要是Altera的设计软件QuartusII。如果指的是软件价格的话，可以从网上download测试版本或者从代理商获取。至于设计转换流程比较复杂，有兴趣的话请咨询Altera或者代理商工程师。谢谢。	[2006-6-15 10:57:00]
[问：lyj2682]	请问你们目前有多少HardCopy客户？使用的人多吗？
[答：Jeannie]	目前的客户很多，包括intel这种传统的ASIC提供厂家也看中HC的设计转换快，Time to Market的优势	[2006-6-15 10:58:58]
[问：hillbilly]	hc的成本优势在哪里，有无具体案例呢？
[答：Jason]	1.可以显著的降低制作ASIC的NRE费用。 2.缩短研发周期，使产品更快上市，抢占市场。 3.降低设计风险。 4.减少开发工具方面的投入。 5.方便更多的个性化设计，细分产品市场，提高总利润。在我们网上的Presentation材料中，就提到了几个具体案例，您可以参考一下。在国内有些企业也有用到。谢谢！	[2006-6-15 11:00:02]
[问：guo69]	Altera的结构化ASIC的频率和功耗的组合性能在业界中达到什么水平?
[答：Santos]	由于HC采用了低密度的DIE结构，一般来说最多可以降低70％左右动态和静态功耗，同时最多可以达到相应FPGA的两倍性能。	[2006-6-15 11:00:25]
[问：xlinjie]	请问H.264编解码是在CII上完整实现吗？还是实现部分编解码算法？
[答：Caspar]	H.264目前有两个IPCORE,一个Baseline,一个Proline. 可以参考H.264说明 http://www.altera.com.cn/products/ip/dsp /image_video_processing/m-cas-h264.html The following is the features in the H.264, 1.SXGA progressive (1280×1024) at 30 frames per second (fps) requires about 157 MHz 2.720p HDTV progressive (1280×720) at 30 fps requires about 110 MHz 3.VGA (640×480) at 30 fps requires about 37 MHz 4.NTSC CIF (352×240) at 30 fps requires about 12 MHz 5.NTSC QCIF (176×120) at 15 fps requires about 1.5 MHz	[2006-6-15 11:00:31]
[问：guo69]	请问专家, Altera的结构化ASIC目前的频率和密度达到什么水平?采用什么样的工艺实现?
[答：Robert]	hardcopyII是90ns的制程，最大容量可达2.2MASIC逻辑门，350Mhz。	[2006-6-15 11:00:33]
[问：bitty_zhou]	什么是ALM结构?它有什么特点?
[答：Fisher]	Adaptive Logic Module 这是Altear在经过对大量的设计进行统计后在StratixII器件中用的一种新的最基本单元结构，以前的Logic Element是4输入查找表带一个寄存器，现在是可配置的8输入查找表带一个两个寄存器，这样在作逻辑的时候更灵活，更能够提升设计的时序性能。	[2006-6-15 11:02:12]
[问：ecnanjing _EBY7E]	用Altera的软件平台设计ASIC,和用EDA工具设计ASIC有何不同?
[答：Santos]	关键是流程。一般ASIC设计，采用前端设计－综合－仿真和STA－提供厂家网表－厂家提供库－门级仿真－原型验证－流片这样的流程，整个设计周期长；但是利用Altera的HC流程在设计FPGA时替代了原型验证阶段，而且保证了样片测试的正确性，从而缩短了整个设计周期。	[2006-6-15 11:03:53]
[问：suxuehui]	请问一下有没有关于nios ii IDE比较详尽的使用方法
[答：Caspar]	最好的资料是Help,当然我们也有一些Nios的开发实例，目前市场上也有一些SOPC的书，你可以在书店找到。原则上来说，NiosII IDE本身只是个工具，并不难，如果你本身对硬件和软件都有一定经验的话。	[2006-6-15 11:04:51]
[问：sunkai_ark]	您好，我公司使用的是stratix ii 的fpga芯片，目前项目综合完后，资源占用大约是65%左右。现在出现的问题是，加入约束后每次生成的sof文件在验证板上出现的效果都不相同（我们做视频产品），不知道用quartus5.1做流程，还有那些地方需要特殊注意的吗？多谢
[答：Jeannie]	每次的效果不同，很有可能是异步设计或者约束覆盖的问题，建议联系altera的FAE共同定位。如果想实现HCII，建议在setting－》devices－》Companion devices中选中相应的HC器件，enable Limit DSP& RAM to HardcopII device resources. 检查一下您的资源使用情况，看是否满足HCII的要求	[2006-6-15 11:04:54]
[问：qing525]	请问, HardCopy II结构化ASIC中有那些类型的时钟?PLL呢?
[答：Jeannie]	HCII的时钟资源和FPGA完全一样，PLL数目不一样。具体可以参加我们HC的用户手册	[2006-6-15 11:06:03]
[问：rainy]	请问Sanots，听说HardcopyII的硬件架构改变了，在转型时目前是不是推荐使用HardcopyII？
[答：Santos]	如果您使用的是StratixII器件的话，需要采用用HCII进行移植；如果您采用Stratix器件的话，需要采用HC进行移植。比较HC和HCII，主要是DIE的面积缩小了。	[2006-6-15 11:06:12]
[问：magang000]	FPGA中出现的时钟偏斜和延迟是什么原因?如何解决?
[答：Robert]	使用了内部产生的时钟，原时钟经过逻辑门才能产生内部产生的时钟，这样原时钟和此内部产生的时钟就存在较大的skew，导致hold时间违反，电路不能正常工作。解决办法，使用原时钟，而用时钟使能（clock enable）来控制电路何时工作	[2006-6-15 11:06:15]
[问：bitty_zhou]	目前Altera的可提供的IP核有多少?如何用IP核进行设计?
[答：Jim]	altera与合作伙伴开发了很多的IP，主要设计一下几个门类， 1，数字信号处理，比如FFT,FIR,RS,Viterb等 2，通信相关，比如SPI 4.2 ，10/100/1000 MAC 3，微型系统相关，PCI,DDR,HT, 4,处理器以及周边，比如NIOSII软核，SDRAM,FLSH,UART控制器等。用IP进行设计加速开发周期，加速产品面市。可以去ALTERA网站下载相关的IP，进行参数化，并仿真评估，很多IP都是支持OPENCORE plus特性的	[2006-6-15 11:06:26]
[问：ddfxz2008]	1200万逻辑门的中等规模ASIC有很好的市场,请问那种HardCopy II结构化ASIC可满足中等规模ASIC的需求?
[答：Santos]	HC230系列适用于大规模设计；HC210系列适用于中等规模的设计。	[2006-6-15 11:07:32]
[问：sunkai_ark]	为什么用QUARTUSII 生成SOF在板上验证能出现好的效果，但在同样的环境下打开增量编译选项，综合出的效果却不理想？
[答：Jeannie]	增量编译后性能下降，可能是partition的划分，或者接口设计有问题，请联系altera的FAE进行分析	[2006-6-15 11:09:31]
[问：ddfxz2008]	ASIC的保密性能较好,能否介绍贵公司的结构ASIC的保密性能?
[答：Santos]	Altera的结构化ASIC已经是固定的数字电路，就像一般的ASIC一样，不需要进行加载，保证了加载工程中的保密性能。	[2006-6-15 11:10:55]
[问：ptj-zhuan]	学习CPLD须要哪些资料，能不能介绍几本学习CPLD的书。
[答：Jim]	关于ALTERA方面的介绍的中文书推荐以下几本，基于FPGA的嵌入式系统设计， ALTERA fpga设计，基础篇/ 高级篇，	[2006-6-15 11:11:42]
[问：supernemocn]	hardcopy器件是不是确定下来就可以批量生产，供货周期应该不成问题吧
[答：Santos]	只要HC设计可靠，通过了altera HC设计中心的review，供货周期一般是18周。	[2006-6-15 11:11:56]
[问：jackytang]	HardCopy II结构化ASIC支持那些原型FPGA器件?能举出型号吗?
[答：Caspar]	HC2系列只有几个型号，而ES2S确有很多型号，比如说ES2S30F672整个封装就没有直接对应的HC2。 Package Size (mm x mm) Device HC210W HC210 HC220 HC230 HC240 484-Pin FineLine BGA? (23 x 23) TBD 334 (8) 672-Pin FineLine BGA (27 x 27) 492 (8) 780-Pin FineLine BGA (29 x 29) 494 (8) 1,020-Pin FineLine BGA (33 x 33) 698 (12) 742 (16) 1,508-Pin FineLine BGA (40 x 40) 951(16)	[2006-6-15 11:12:55]
[问：smallgrass0]	标准单元结构化ASIC的灵活性非常有限,因此对市场的变化适应性差,请问如何解决这一问题?
[答：Robert]	所有asic都是不可编程的。结构化ASIC的之所以存在是因为其设计流程的特点保证能从fpga无缝移置过来，这样就降低了风险，并且缩短了开发周期	[2006-6-15 11:12:56]
[问：tiele]	请问FPGA和HC的功耗散热效果怎么样？不要散热器件可以么？我是说比较大的设计。
[答：Jeannie]	FPGA和HC的封装是一样的（除了HC210W采用的是wirebone的封装），就器件本身的散热条件来说是一样的，但是HC/HCII的器件功耗比相应FPGA的功耗少很多，对HCII来说，静态功耗最大能减少90％，动态功耗最大能减少50％，当然根据具体的设计，HCII的比FPGA减少的功耗不同，可以到我们的网站上下载HC和FPGA的功耗估算表格。	[2006-6-15 11:13:36]
[问：ecnanjing _EBY7E]	FPGA只能设计和验证纯数字的应用,对模拟信号有什么方法?
[答：Jeannie]	没有办法。我们的器件目前为止还没有支持AD的计划	[2006-6-15 11:14:14]
[问：smallgrass0]	请问专家, 我们需要100万门至500万门的设计,应该选用那种技术较为合算,使得软件,硬件和技术支持都能满足我们的需求?
[答：Jason]	产品量不是很大的话可以考虑使用ALTERA公司的CYELONE2或者STRATIX II系列，量大的话以后可以考虑转为HARDCOPY。不过要准确的估算资源，还是尽量与当地ALTERA的技术支持团队联系。	[2006-6-15 11:14:47]
[问：magang000]	请说明ASIC,ASSP和FPGA的具体区别在哪?性能上有何特点?
[答：Fisher]	专用集成电路（ASIC）和专用标准电路（ASSP），FPGA,ASIC只能给自己公司使用，比如NEC做一个ASIC，完全按照自己的标准做的，通用性不强。ASSP可以给很多家企业使用，比如CY922/923，具有通用的接口标准，每个用户都能选用。FPGA完全由用户自己编写代码，里面的东西对用户是完全透明，可以编写的，而ASIC，ASSP一旦投片后就不能改动了。FPGA的灵活性导致的缺点之一就是他的性能没有ASIC，ASSP好！总之，根据场合不同，各有优点！	[2006-6-15 11:14:50]
[问：smallgrass0]	结构化ASIC具有ASIC和FPGA的优点,它是否具有模拟和数字混合信号的功能?有产品型号吗?
[答：Santos]	这个要看模拟电路具体是什么，其实HC中的PLL就是模拟电路。目前结构化ASIC不支持类似于高频模拟电路这样的模拟电路。	[2006-6-15 11:15:14]
[问：ddfxz2008]	贵公司是用FPGA实现ASIC,有无可能在ASIC中加入FPGA来提高它的可编程性以适应更广的应用?
[答：Jeannie]	目前没有这样的计划，我们提供NIOS II的IP，您可以在您的设计中嵌入我们的NIOS II来提高设计的灵活性	[2006-6-15 11:17:07]
[问：liqiyong]	Quartus II 5.1设计软件和5.0相比,增加了那些功能?
[答：Santos]	我们最新的QuartusII软件是6.0版本。您说的5.1版本在增量编译、器件支持、功率优化设计、针对面积和性能优化等方面都优于5.0版本。	[2006-6-15 11:17:15]
[问：tuolate]	结构化ASIC能否进行多次编程?
[答：Jason]	所有的结构化ASIX都不可以编程。使用HARDCOPY的好处就是可以将FPGA设计无缝地转为ASIC。	[2006-6-15 11:17:47]
[问：magang000]	FPGA向hardcopy转化过程中，因为HC比FPGA速度快，是否有设计时序问题？
[答：Fisher]	不会的，因为在同步设计的时候，寄存器和寄存器间的时延减少会让Fmax提高，当然越高越好。而在异步逻辑的时候，Hardcopy会注意用户的逻辑，保持相应的时序（尤其是接口），这点用户尽可放心。	[2006-6-15 11:18:19]
[问：tiele]	请问HCII现在能容下多少gate count?
[答：Jason]	2.2M。另外我们还有专用的dsp模块和memory模块，这些资源是另外算得，不计在2.2M里面的。	[2006-6-15 11:19:02]
[问：rainy]	ASIC可以在片内嵌入大容量的存储单元，但使用HPII因为要和原来的FPGA结构匹配就有对RAM数量的限制，在这方面是不是没有可以和ASIC相比的优势？
[答：Santos]	当然，HCII兼容了FPGA的特点，因此必然有RAM容量方面的限制。HCII中支持SII器件M4k和MRAM类型，因此在设计中对RAM容量的需求一般是能够满足的。	[2006-6-15 11:19:26]
[问：sunkai_ark]	在用quartus ii 5.1做完整个流程后，最后的时序分析报告显示很多hold 和setup 不满足的信息，（系统内部的时钟采用pll生成），请问需要完全解决上述问题吗？如何对pll产生的始终加约束。如果系统内有很多始终切换的mux,是否会影响时序，如何处理？
[答：Caspar]	你需要看看是否有multi cycle clock,同时你需要看看真的会影响你的功能实现，一般来说，你需要把这些都解决，从编码，综合，布线，约束上去搞定他。对Pll时钟加约束你可以加的，在quartusII工具里，或者直接编写TCL.系统内有很多时钟切换的MUX,你的设计很有可能有问题，这叫时钟倒换，时钟倒换瞬间，你的设计，FIFO 指针,Memory,register有可能需要复位。不建议使用Mux切换时钟，如果需要使用，你得用时钟倒换芯片。	[2006-6-15 11:20:20]
[问：LIQIANGNCIT]	时钟使能（clock enable）如何保证时钟skew，需要加约束实现么？
[答：Robert]	pld内部都有专门的时钟全局布线资源，使用这些资源所带来的clock skew是很小的，可以忽略。假若有内部产生的时钟，就要使用内部的PLL来产生，然后让它也使用全局时钟资源。如果没有pll，内部产生的时钟是原时钟通过逻辑门来产生的，这样从原时钟到内部产生的时钟之间的时钟skew就比较大，导致这两个时钟域之间的时序逻辑不能正常工作。使用时钟使能后，大家都用同一个时钟，所以时钟的skew是能保证的。当然约束还是要加的，一保证时钟使能不违反建立时间和保持时间。	[2006-6-15 11:21:47]
[问：zmeng]	我们的EP2S90用过一年不到的时间，竟有五分之一的管脚都不能用了！何故？
[答：Jeannie]	可以联系altera FAE一起定位	[2006-6-15 11:21:52]
[问：tiele]	请问HC内部时钟能达到多少MHZ?
[答：Robert]	350M maximum	[2006-6-15 11:22:03]
[问：zmeng]	（衔接专家的回信）请问：我们灌到EP2S90F1020的综合出的网表实际上是我们已ASIC流片的网表，程序本身应无问题的，主要问题是与ADC接口一接，就造成FPGA系统复位。不用ADC,改用CYCLON给EP2S90做激励，就不会出现系统复位的问题。请求帮助与指点。
[答：Fisher]	这点就很难说了，我觉得还是电气接口上的问题导致了2S90F1020被干扰，或者还有可能是电源的问题，建议仔细看两个片子的AC，DC特性。	[2006-6-15 11:23:03]
[问：indeed]	cycloneII的FPGA设计，能否在后期使用HC。
[答：Jeannie]	目前没有这样的计划，我们认为CII本身就是低成本的解决方案，我们的HC是针对我们的高端器件降成本的	[2006-6-15 11:23:27]
[问：sunkai_ark]	请问，设计占用stratixii sp260 1020 的lut 70%，相当于多少asic门呢？
[答：Santos]	不知道您设计中对register的使用量是多少。如果考虑到register也使用了大概70％的化，大概使用了400K asic logic门，不包括RAM和DSP占用的资源。	[2006-6-15 11:24:14]
[问：liqiyong]	从Stratix II FPGA向HardCopy II结构化ASIC移植时,还需要什么样的软件?流程如何?
[答：Santos]	无需另外的软件，QuartusII足够了。设计流程请咨询Altera或者代理商工程师。	[2006-6-15 11:25:04]
[问：ecnanjing_EBY7E]	FPGA HardCopy转移为ASIC过程中还存在什么技术问题,如工艺匹配等?请专家指教,还需要注意哪些重点?
[答：Jeannie]	我们的FPGA转HC是无缝的转换，采用的是相同的工艺。需要注意的只是HCII和SII的资源并非完全相同。	[2006-6-15 11:26:06]
[问：liqiyong]	结构化ASIC是否主要用来开发ASIC产品?
[答：Jason]	我们的HARDCOPY技术最终的产品就是ASIC，使用HARDCOPY可以无缝的将你的设计从FPGA上面转到ASIC上面。比起传统的ASIC设计，能够有效的降低设计风险，缩短设计周期，同时降低总体成本。	[2006-6-15 11:26:25]
[问：ptj-zhuan]	你好!请问怎样才能够学好CPLD
[答：Caspar]	CPLD是个比较简单的东西， 1:你首先学好数字电路（理解组合逻辑和时序逻辑，卡若图化简，建立时间和保持时间）， 2:然后理解CPLD的结构，CPLD的特点，基本原理， 3:再掌握一门硬件描述语言(verilog,Vhdl),仿真，综合原理 4:掌握一些基本的工具比如quartus,modelsim,synplify. 5:实际做一个项目。恭喜你，你已经学会了。	[2006-6-15 11:27:06]
[问：ecnanjing_EBY7E]	今天讲座中提到的结构化ASIC是不是可以理解为,基于FPGA的产品,而不是真正意义上的ASIC?
[答：Caspar]	他是基于FPGA的结构，但是结构还是和fpga不同，他是真正意义上的ASIC,只不过，和其他厂家的ASIC的内部基本单元不一样而已。	[2006-6-15 11:28:49]
[问：sunkai_ark]	能详细解释一下 multi cycle clock吗？
[答：Santos]	多时钟周期表示从开始节点到目的节点之间的电路延时可以达到多个时钟周期；换句话说，多周期放松了节点之间电路的性能。	[2006-6-15 11:28:58]
[问：ecnanjing _EBY7E]	Altera有嵌入式Nios核和DSP核,请问是否支持象ARM等其他的嵌入式核?
[答：Santos]	不支持。	[2006-6-15 11:30:57]
[问：onceagain]	为什么在quartus II中调用综合工具Synplify Pro 8.1一直都不成功？谢谢
[答：Jim]	如果在有合法的LICENSE授权设置的情况下，是可以启动的，具体也可以联系所购买厂家的相关FAE。	[2006-6-15 11:31:54]
[问：suxuehui]	使用fpga进行设计，然后小批量生产时，是用HC成本低，还是直接使用fpga片子
[答：Santos]	一般来说，小批量肯定是使用FPGA成本低。只有上量以后HC才具有成本优势。	[2006-6-15 11:34:30]
[问：ecnanjing _EBY7E]	请问,在同一个FPGA上跑多个时钟系统,时钟间的相互干扰,如何处理?
[答：Fisher]	用Altera软件的Logiclock把芯片内部的资源进行分区，在每个区里面不同的时钟尽量跑不同的区。还有就是是不是你的时钟跑得太高了，这样的话你可以在设计的时候把时钟频率降下来。也许是你的电源步的不好，导致时钟翻转的时候串到电源的干扰很大。我觉得这种可能性很大！你可以用示波器看一下电源的纹波。	[2006-6-15 11:34:46]
[问：g8051]	你好：你公司的产品和市靣的价格，性能有什么优势。
[答：Santos]	具体的产品价格，请咨询代理商。谢谢。	[2006-6-15 11:35:40]
[问：sunkai_ark]	全局时钟信号的延迟是否最小？pll的时钟是否自动定位为全局时钟信号？我尝试将其他外部引入的时钟信号转为全局信号，没成功，为什么？
[答：Jeannie]	全局时钟不是延时最小，应该是用一个比较好的clock skew，我们的高端器件的全局信号包括16个全局时钟和32个区域时钟，除了专用时钟管脚输出外，PLL的输出时钟自动会是全局信号（非全局时钟），没有成功可能是全局时钟用完了，可以只是设置为全局信号。	[2006-6-15 11:36:10]
[问：tommygreen]	HardCopy在手机里面有什么应用吗？应用前景如何？
[答：Jason]	这个需要考虑您整体的设计方案和产品定位了，建议与当地ALTERA的销售和技术支持团队联系。	[2006-6-15 11:36:44]
[问：ddfxz2008]	目前贵公司的结构ASIC的时钟频率有多高?每MHz的功耗能做到多低?
[答：Jeannie]	最高频率支持到350MHz。功耗根据设计相关，可以到我们的网站上下载功耗的评估表格	[2006-6-15 11:37:20]
[问：sunkai_ark]	增强型的pll与fast pll的区别是什么
[答：Fisher]	EnhancedPLL的output多些，还有就是可以输出到芯片的外部。而FastPLL的输出的最高频率要高些，但是输出只能在芯片内部使用。具体参数参考Altera手册。	[2006-6-15 11:38:27]
[问：sunkai_ark]	设计中的模块层次很多是否会影响综合效果，
[答：Jim]	设计中所采取的模块的多少取决于设计的要求和最终的目标，不能单纯的以模块的多少来判定当然模块划分有很多原则，比如不同优化目标的尽量放在不同的模块，约束松散的模块可以放在一个模块，不建议单纯的谈模块层次的多少对于性能的影响。	[2006-6-15 11:38:49]
[问：52c51]	想用FPGA做MPEG4解码.ALTERA Cyclone EP1C6可以吗?
[答：Santos]	这个要看你需要实现的设计流量是多少。如果需要达到比较大的视频流量，需要耗费的FPGA资源会很多。一般FPGA芯片选型需要在具体的设计规格制订以后才进行。	[2006-6-15 11:40:24]
[问：sunkai_ark]	我在asic设计中使用专门的时钟生成单元，且为每个时钟输出加入了buffer, 请问在fpga验证时这些buffer需要去掉吗？是否会影响时序？
[答：Jeannie]	在FPGA中我们也有专用的全局信号，也有全局信号buffer，这个buffer你不需要例化，在assignment editor中直接约束就可以了，当然FPGA的buffer会和ASIC有差异，有可能对时序有一些影响。	[2006-6-15 11:41:14]
[问：sunkai_ark]	如何为pll加约束，是在输入端加，还是在输出端？
[答：Santos]	如果使用Quartus5.1以前的版本，对PLL的约束主要决定于产生PLL的时钟设置，软件自动分析PLL输出的时钟。如果是6.0以后版本，由于采用更新的TimeRequest工具，采用了PrimeTime时序分析引擎，因此需要在PLL的前端和后端同时加入。	[2006-6-15 11:44:36]
[主持人：ChinaECNet]	各位网友,如果还有问题要请教ALtera公司的专家,请尽快提交.谢谢!	[2006-6-15 11:47:13]
[主持人：ChinaECNet]	所有问题均已提交给Altera公司的专家。座谈期间未回答的问题，Altera公司专家也会逐一回答，并在中电网上公布，请大家注意收看。	[2006-6-15 11:48:15]
[主持人：ChinaECNet]	由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Altera公司的专家讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Altera公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。	[2006-6-15 11:48:33]
[主持人：ChinaECNet]	在此，中电网特别感谢给予本次中电网在线座谈巨大支持的Altera公司，特别感谢专门在线回答各位听众（网友）提问的Altera公司的各位专家们，特别感谢各位听众（网友）积极热情的参与。	[2006-6-15 11:51:00]
[主持人：ChinaECNet]	祝大家事业有成、生活愉快！欢迎多提宝贵意见，欢迎关注中电网，下次再见。	[2006-6-15 11:51:12]
[主持人：ChinaECNet]	各位网友,如果还有问题要请教ALtera公司的专家,请尽快提交.谢谢!	[2006-6-15 11:51:29]
非在线问答:
[问：]	此次讲演稿能否通过e-mail发给我们？
[答：]	Sorry, cannot.
[问：]	altera有免费的培训吗？
[答：]	yes, pls visit http://www.altera.com.cn/education/courses/training-notice.html
[问：]	ＨＣ３１０有多少个全局时钟和区域时钟？ＦＰＧＡ验证后是否需要再做一次，特别是时序．谢谢
[答：]	目前HCII没有HC310这样的器件。对于HCII器件的话，最多可以支持16个全局资源，32个个区域时钟资源；每个象限有最多24个时钟资源可以使用。对于采用HCII器件进行设计，使用FPGA进行原型验证的设计流程，当FPGA验证完成以后，无需任何review过程，因为在采用FPGA进行Migration时软件会对整个设计进行约束比较，同时Altera的HC center会在后端方面保证各种形式验证和时序验证；但是在HCII样片得到以后，用户仍然需要必要的上板验证过程。
[问：]	用HardCopy II结构化ASIC实现EP2S130 FPGA的功能后,和EP2S130相比,有那些优点或进步?
[答：]	采用HCII器件实现比使用FPGA实现的优势可以总结为：1，降低功耗；2，提升电路性能；3，去掉了一些不需要的电路，比如加载电路等。
[问：]	器件热设计可靠性方面问题：altera器件一般都高出节点温度，但用户一般需要壳体温度或使用环境温度，并且没有找到节点到壳体的热阻，如何通过节点温度计算壳体温度（环境温度可能和风速等环境因素有关，但壳体温度应该固定，为什么不能给出壳体温度在datasheet？）
[答：]	首先需要明确的是所有芯片的节温都高于壳温或者环境温度，而在设计散热条件时需要用到环境温度。Altera提供了早期功耗估计表格EPE（Early Power Estimate），这是个excel表格，用户可以根据自己设计中的特性比如工作频率、翻转特性、高速电路特性等评估出功耗，然后算出等效的节温和环境温度。具体的等效公式可以参考QuartusII的handbook。
[问：]	你好！可不可帮我介绍学习CPLD的书或资料什么的
[答：]	如果您需要CPLD资料的话，可以考虑如下一些内容：1，硬件编程语言；2，CPLD器件资料。3，同步设计规范等。
[问：]	如果在选型初期已知最初需求资源占用量达到65％，但在转HPII时由于需求会增加，资源占用量会达到95％，这是选择HPII对应的器件时还要选择和原来FPGA相同的型号吗，还是要选择更高容量的FPGA对应的HPII器件？
[答：]	在目前设计中确实需要考虑到设计规格的增加。在目前HCII设计中，某一类StratixII器件可以根据资源情况对应几个HCII器件；或者某个HCII器件映射几个SII器件类型。因此如果在Migration时可以根据设计资源情况选用合适的器件，如果资源增加的话，QUII可以根据需求比较几款HCII器件，给出结果便于设计者选择。
[问：]	nios软核可以调用GPS核或是TCP/IP核吗,有现成的IP核可用吗,还是需要自己去编写
[答：]	目前NIOS的Core还没有包括进GPS和TCP/IP的核。如果您想在您的设计中使用相关功能，只能通过自己coding实现。
[问：]	quartus II对第三方综合工具支持最好的是哪个？对pricision的支持如何
[答：]	针对FPGA设计，我们推荐使用Synplicity公司的Synplify/SynplifyPro。同时我们还支持其余的3rd EDA综合工具，包括Mentor的Precision。
[问：]	用quartusII 直接综合，对代码中的synopsys translate off 和 translate on语句有否限制
[答：]	目前QUII自带的综合工具支持synopsys translate_off和translate_on。
[问：]	如果200万的asic门都用上的话，您觉得不加任何散热器件可以么？-25度到75度
[答：]	对于选定器件，选定了IO电压和Core电压后，静态功耗已经决定了。因此您设计的散热方式决定于设计中的动态功耗，比如电路工作的时钟频率和电路节点的平均翻转率。所以需要根据您设计的电路特性赖决定是否使用散热器件和散热方式。在设计之前您可以使用ETE表格完成功耗预估；设计之后通过Power Analysis得到相对精确的值。因此我们不能绝对地说2000K的电路能否绝对工作在某个温度。
[问：]	How many type we can choose
[答：]	For Stratix device, user can choose HC device which has 5 device types. If user wants to use StratixII device for migration, the HCII device is OK. There are 5 types for use to choose at present.

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