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| 主题：通过基于模型的设计来加速DSP设计 | ||
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| [主持人：ChinaECNet] | 各位听众（网友），上午好！欢迎参加中电网在线座谈。今天，我们有幸邀请到Xilinx公司的专家就“通过基于模型的设计来加速DSP设计”举行在线座谈。在座谈中，您可就您关心的问题与Xilinx公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力，不仅能够增进各位听众（网友）对“通过基于模型的设计来加速DSP设计”的了解和掌握，而且能够为大家事业的发展带来裨益。 | [2006-9-20 10:09:15] |
| [问：zzww2008] | 我们需要设计一些什么样的模型？如何来设计加速DSP设计的模型？在模型的选择上有什么原则？请您举例说明。谢谢！ | |
| [答：Lei] | 1：对设计什么样的模型并没有限制。利用Simulink可以设计任何一个信号处理系统。比如：设计一个802.11a的通信系统、一个视频跟踪系统等等，都可以在Simulink中找到合适的工具。 2：加速DSP系统的设计，需要具体问题具体解决，比如使用Simulink中的定点工具可以加速定点系统的仿真速度。 | [2006-9-20 10:32:23] |
| [问：karl2006] | simulink模型中是否只转换中间的处理模块?不同输入输出是否也会产生影响? | |
| [答：Lei] | Simulink中有很多输入输出模块，不同的功能模块和不同的设置肯定会产生不同的影响。在构建模型的时候，要考虑速率的匹配、数据类型的匹配等问题，所以很多地方都需要转换，不一定只有中间的处理模块才能够转换，只要碰到需要匹配的情况，都要考虑转换。 | [2006-9-20 10:32:40] |
| [问：victoire] | 模型的确立需要考虑哪些因素? DSP设计工具主要有哪些? 如何验证模型的可行性及准确性? | |
| [答：Xun] | 模型的确定主要要根据设计的算法或系统指标来确定，XILINX 的FPGA DSP算法的的工具有底层开发工具ISE/XPS等，系统级别设计工具主要是SYSTEM GENERATOR FOR DSP和ACCELDSP，他可以把算法设计与PFGA实现连接在一起，加快你的设计速度。 对于验证模型的可行性及准确性，主要是设计时应尽量与现实环境逼近，通过不断的仿真，参数调整以使设计达到系统的设计指标，如考虑信号的动态范围等因素。如果模型达到了系统要求，可以通过MATLAB自动代码生成功能将模型转化为系统可实现代码下载到硬件平台上去验证。 | [2006-9-20 10:32:52] |
| [问：bestpj] | AccelDSP的具体价格？有教育价格吗？ | |
| [答：Lei] | 这个产品是按照模块来进行配置的，用户根据自己的需要来选择购买，不同的配置有不同的价格，价格从几千～几万不等。AccelDSP有教育报价。如果你想索要具体报价，可以跟我联系，我会把详细的报价信息告诉你。我的邮箱：lli@hirain.com | [2006-9-20 10:33:20] |
| [主持人：ChinaECNet] | 我们已经进入问答阶段如果听众想重温演讲或内容可以点击下面“回顾演示”重看演讲。 | [2006-9-20 10:33:35] |
| [主持人：ChinaECNet] | 在此回答问题的专家是Xilinx公司的：Hong Swee Lim 、Francis Kua、Zhang Xun和Li Lei。 | [2006-9-20 10:33:46] |
| [问：JerryHan] | 能试用软件吗？怎么申请trial license？ | |
| [答：Lei] | 这个软件是可以进行试用的。你如果想试用的话，请把个人信息发到我的邮箱里，我随后会为你申请。你的个人信息需要包括： 个人姓名、工作单位、电话、常用邮箱；我的邮箱：lli@hirain.com | [2006-9-20 10:33:47] |
| [问：Leo_Lu] | 在FPGA或者CPLD选型过程中，总会涉及到器件的容量问题：过小，资源不够；过大，觉得浪费。只能根据经验来做么？或者Xilinx有相关的应用推荐？ | |
| [答：Francis] | First of all, we do have a resource estimator in System Generator that can provide a quick estimate of the resources used in the design. This has an accuracy of up to +/- 5%. From the information provided from the Resource Estimator, we can then select a suitable platform. Furthermore, Xilinx also provide package migration path without the need to re-layout PCB. You can start your design with a bigger FPGA during development and move to a smaller one during production using the same PCB | [2006-9-20 10:33:48] |
| [问：fzqsichuan] | 所有的MATLAB程序都能够直接转换成RTL代码吗？如果需要做修改，修改的工作量大吗？是否所有的MATLAB函数都能够转换成代码？ | |
| [答：Xun] | 很多朋友现在手上都有MATLAB的程序，这些程序不是拿来直接就可以转换成RTL代码的，需要我们检查一下程序中包括的数据类型、语法特征是否是AccelDSP支持的。应该说，多数MATLAB已有的数据类型和函数都是AccelDSP支持的，改动并不大。数据类型中，AccelDSP不支持稀疏矩阵、元胞(cell)数组、空数组，另外，复数数据的形式要稍加改动，不能写成1+i这样的MATLAB常见形式，用两个数据来分别表示复数的实部和虚部就行了；MATLAB函数在AccelDSP中有几种不同的处理方式，象sin、cos这种简单的函数，不用做任何修改；而复杂函数，比如FFT，在AccelDSP中这个函数是由AccelWare IP提供的，那么就要按照AccelWare IP中FFT函数的要求来对MATLAB FFT函数调用语句进行修改，主要是函数名称、输入、输出参数的变化。如果哪位朋友对这个问题比较感兴趣，可以把你的联系方式发给我，我会把“关于AccelDSP支持的数据类型和函数”的详细资料发给你。 | [2006-9-20 10:34:15] |
| [问：zhyhello] | 支持的MATLAB版本； | |
| [答：Francis] | MATLAB R14(SP3) 或者MATLAB 2006a； | [2006-9-20 10:34:25] |
| [问：haierdzkys] | 我手上现在有一个做好的Simulink模型，怎么使用System Generator来把这个模型下载到Xilinx 的FPGA上，有哪些主要的步骤？ | |
| [答：Lei] | 用Simulink搭建好的模型，所有的算法模块都来自于Simulink的模块库，这些模块不能直接进行面向Xilinx FPGA的代码转换，需要首先用System Generator中提供的DSP IP核来对模型进行重新修改，然后再利用代码生成工具将模型生成可综合的RTL代码，并调用ISE完成对这些代码的综合、布局布线等工作，最后生成一个bit流文件，下载到硬件板卡上运行。需要说明的还有一点，用System Generator修改过的算法模型仍然可以在Simulink中进行仿真，如果想把这个模型与其它Simulink模型进行相连，必须调用System Generatort提供的一些接口模块来实现数据格式、速率等方面的转换。 | [2006-9-20 10:34:26] |
| [问：陳明德] | 代码的效率、可读性、可重用性； | |
| [答：Francis] | ? 关于效率。我们有一些测试报告，能够证明AccelDSP自动生成的代码效率与手工编写代码的效率基本是一样的。大家都知道，代码效率跟若干个因素都有关系：工程师的编程水平、工具的使用等等，所以，我们的测试报告不能代替所有情况下、所有人使用这个工具的实际结果，建议大家拿一个具体的程序来进行测试，过程中有任何问题都可以随时跟我们的工程师进行交流； ? 关于可读性和可重用性。AccelDSP生成的代码具有很好的可读性，我们可以修改，也可以把这些代码和自己手写的代码结合在一起，重复使用在多个不同的项目中； | [2006-9-20 10:36:01] |
| [问：lhwang] | 相比传统的开发流程，基于模型的设计流程有什么优势？ | |
| [答：Xun] | 在基于模型的设计流程中，我们通过模型作为桥梁，把项目开发周期的不同阶段有机的结合起来，填补了传统开发流程中系统设计和硬件实现之间的鸿沟，无论在什么阶段发现问题，都可以很方便的进行定位和查错。这样，既保证了需求和设计的一致性，又避免了手工编码调试的复杂冗长的过程，可以大大的加速整个项目的开发周期。另外，由于与仿真无缝的结合，可以对系统指标进行深入的探索，提高系统的性能。 | [2006-9-20 10:36:13] |
| [问：baoan168_LI] | Do I need to have any MATLAB coding styles to synthesize a complex number design using AccelDSP? | |
| [答：Xun] | Just like when hand coding RTL, for MATLAB synthesis,complex numbers need to be split into two separate parts –the real and imaginary. | [2006-9-20 10:37:25] |
| [问：karl2006] | 转换后代码效率如何? | |
| [答：Xun] | 关于效率，我们有一些测试报告，能够证明AccelDSP自动生成的代码效率与手工编写代码的效率基本是一样的。大家都知道，代码效率跟若干个因素都有关系：工程师的编程水平、工具的使用等等，所以，我们的测试报告不能代替所有情况下、所有人使用这个工具的实际结果，建议大家拿一个具体的程序来进行测试，过程中有任何问题都可以随时跟我们的工程师进行交流。 | [2006-9-20 10:38:25] |
| [问：yuyingzhou] | AccelDSP Synthesis从浮点算法到FPGA的自动实现过程中需 要注意的问题是什么？ | |
| [答：Lei] | 刚才有个网友问了类似的问题：“所有的MATLAB程序都能够直接转换成RTL代码吗？如果需要做修改，修改的工作量大吗？是否所有的MATLAB函数都能够转换成代码？ ”，你可以看一下我们专家的回答。 | [2006-9-20 10:39:21] |
| [问：sgwling] | 现在的CPLD,FPGA的工作频率一直在往高端走,新的器件很难找到低些频率的,其实面向应用的设计并非都是高频的,而高频CPLD/FPGA的信号完整性问题很不容易解决,尤其在与外部信号互连时.我倒是希望厂商们不要忽略了中低频CPLD/FPGA市场,能推出一些不用设计者花费极大精力去对付信号完整性问题的新器件. | |
| [答：Francis] | First of all, Xilinx FPGA does come with different speed grade, you can select a slowest speed grade device to meet your need. However, if the speed is still too high for your operation, you can still run the FPGA as the lower frequency of your requirement. When you operate the FPGA at a lower speed, Signal Integrity will be relatively easier to solve. Xilinx pays a lot of attention to Signal Integrity issue, in fact in our high performance Virtex FPGA, we do have a special packaging called, Sparse Chevron that has drastic SI performance over competition. | [2006-9-20 10:39:26] |
| [问：sxh00408] | 在浮点到定点的转换中确定字长和定标的过程麻烦吗？ | |
| [答：Lei] | 过程不麻烦。AccelDSP提供了很多辅助的工具来帮助你进行字长的确定和定标，还帮助你了解这些设置对硬件资源的占用情况。你可以进行多种设置的比较和选优。 | [2006-9-20 10:40:37] |
| [问：maszcy] | Sysgen和AccelDSP分别适合何种情况下使用？ | |
| [答：HongSwee] | If you are a simulink user, using Sysgen is the natural choice, as it is using the same GUI as simulink and Xilinx provides lot of DSP blockset there. If you do not use Simulink, but do use Matlab, AccelDSP is more suitable for you as it can operate directly onto Matlab m code. | [2006-9-20 10:41:25] |
| [问：woshengton] | 是否有有关黑盒模块如何仿真和正确设置的说明文档？如果有，文档的编号是多少？ | |
| [答：Francis] | Yes, we do have some application note on black box in System Generator. Please do a search at http://www.xilinx-china.com/dsp | [2006-9-20 10:41:49] |
| [问：health_lijian] | accelware的IP核与Xilinx FPGA的IP核之间有无对应关系?? | |
| [答：Xun] | 目前ACCELWARE的IP与Xilinx FPGA的IP 是分别实现的，存在一定的差别。以后这两个库会合而为一。另外，ACCELDSP中的IP核，是以可综合MATLAB代码给出，用户可以对其中代码进行修改。 | [2006-9-20 10:41:53] |
| [主持人：ChinaECNet] | 在此回答问题的专家是Xilinx公司的：Hong Swee Lim 、Francis Kua、Zhang Xun和Li Lei。 | [2006-9-20 10:43:54] |
| [主持人：ChinaECNet] | 各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 | [2006-9-20 10:46:08] |
| [问：maszcy] | 哪里能看到用Simulink、Sysgen或AccelDSP完成全部设计流程的应用实例？ | |
| [答：Lei] | 可以在Xilinx网站上找到一些设计实例。另外，也可以跟我联系lli@hirain.com，我可以为你提供更详细的介绍和演示。 | [2006-9-20 10:46:46] |
| [问：haijun8888] | 如何将cpu软核与自己设计的逻辑连接起来？ | |
| [答：HongSwee] | If you are using Sysgen, you can seamlessly interface to Xilinx EDK to bring in the CPU soft core. If you are using Xilinx ISE, you can use Xilinx EDK tool to design your FPGA system with Xilinx CPU soft core. | [2006-9-20 10:47:01] |
| [问：jackfjg] | Xilinx的FPGA中所嵌入的软核DSP是不是可以通过编程完成大部分外设的功能？ | |
| [答：Francis] | First of all, Xilinx does not have a Soft DSP (软核DSP). In term of Digital Signal Processing in Xilinx FPGA, we provide harden DSP48 slice. This DSP48 slice can operate up to 500Mhz in our V4 FPGA. This DSP48 slice consists of a Multiplier and Accumulator that can be used to implement most of the Signal processing tasks. In utilizing this DSP48 slice, you can use System Generator or AccelDSP. If you are familiar with HDL, you can directly use our ISE software to design your system. Please visit the following for more information: www.xilinx.com/cn | [2006-9-20 10:48:25] |
| [问：crusade81] | 请问老师，对于在FPGA中嵌入DSP的算法，它的优缺点和发展前景如何？同时目前开发工具越来越多，例如可以用模型直接生成目标代码，这样的工具是不是更好的加快产品的研发，和缩短开发周期以及降低开发难度？ | |
| [答：Xun] | 优点是速度快，弹性高。随着数字信号处理的复度越来越高，速度要求越来越快，可能目前的DSP芯片处理不过来。另外，XILINX的芯片也不断提高其在数字信号处理领域的性能，如DSP48,POWER PC等。同时也提供解决复杂算法设计的工具，就如今天讲到的SYSTEM GENRTAROR 和ACCELDSP，将算法仿真和芯片实现连接起来，来降低设计难度和设计周期。 | [2006-9-20 10:49:18] |
| [问：nnyy0011] | Simulink用于模拟电路做系统设计，比如说ADC，有多少实用性呢？ | |
| [答：Lei] | 我们有一些实例是来完成ADC或者DAC的设计，你可以在MathWorks（www.mathWorks.com）的网站上找到。相比数字设计来说，模拟设计与仿真的功能会弱一些，但是可以为我们提供一定的参考。 | [2006-9-20 10:49:56] |
| [问：myfrog] | 在实际的系统设计中，会存在变速率的数据处理，例如数字电路设计中通过数据的使能信号来控制有效数据的速率（数据可以是断续的）。但是在MATLAB SIMULINK中，没有时钟的概念，数据是通过连续数据流的方式进行运算的，模块的输入和输出的速率必须是连续的。请问在SIMULINK 同 FPGA联合设计的过程中，这种问题如何解决？ 经典的案例：数字通信基带信号的上采样/下采样处理。 | |
| [答：Xun] | 在SYSTEM GENERATOR中，是通过隐含时钟的方式来实现的，在其BLOCK中有相应的CIC,降采样，升采样，可变速率FIR等模块，使用这些模块设计的模型，代码生成时会自动加入时钟使能，在模型上时，一般不用考虑这个。 | [2006-9-20 10:53:44] |
| [问：stevenHu] | 如何保证利用Matlab搭建仿真模型，而利用FPGA实现算法，这两者一致性很好？就是使得利用FPGA实现的算法比较符合Matlab的仿真结果？谢谢 | |
| [答：Lei] | 利用MATLAB或Simulink做完系统仿真之后，就可以利用AccelDSP或者System Generator来进行代码生成。如果仿真模型和算法是完全正确的，那么最终生成的RTL代码也是正确的，也就是完全一致的。 | [2006-9-20 10:53:53] |
| [问：gracewgy] | 请详细介绍一下开发套件的功能、价格与购买方式吗？ | |
| [答：Francis] | For Xilinx DSP development boards, we do have a few types. 1) XtremeDSP V4 Kit: It comes with 2 channel high speed ADC/DAC. This is suitable for high performance communication design. 2) ML402 board: This has a SX35 silicon on board but without ADC/DAC. We also have board that address Video and DSP Co-processing functions. You can but all these boards through our local Distributors. | [2006-9-20 10:55:00] |
| [问：yuyingzhou] | AccelDSP Synthesis和System Generator for DSP这两种工具 在加速算法的仿真速度方面有什么区别？ | |
| [答：Lei] | 这两个工具的使用方法非常不同，其中涉及到的一些具体设置和参数调整的方法也非常不一样，这些因素都会影响仿真速度，另外跟我们自己使用工具方面的技巧也有关系。 | [2006-9-20 10:56:13] |
| [问：tingfeng_2008] | 系统级设计和模块化设计之间有什么关系? | |
| [答：Lei] | 通过模块化设计来构建自己的系统，实现从系统级的角度来观察和调试自己仿真的算法和模型。 | [2006-9-20 10:57:32] |
| [问：stevenHu] | 利用fpga实现fir，如何利用DPRAM？能否提供一些参考例子，借鉴学习 | |
| [答：Francis] | We do have a 3rd party that provides this IP core that uses DPRAM. Please visit the following link for more information: www.xilinx.com/bvdocs/ipcenter/data_sheet/einfo_FIR_DPRAM.pdf. | [2006-9-20 10:57:54] |
| [问：wuxiaodongw] | sysgen自动生成的代码量很大，我看了一下，ms很多都是一些开关函数，这样生成的bit流会不会很大？ | |
| [答：Xun] | sysgen自动生成的代码中有许多是用来仿真的,所以看起来代码量很大.值得注意的是,与手写VHDL代码一样,与设计人员的水平有关,另一方面也应该注意SYSGEN中的BLOCK是直接与XILINX的IP核映射,生成的代码是优化的. | [2006-9-20 10:58:11] |
| [问：yuyingzhou] | System Generator的黑盒模块所提供的主要功能？ | |
| [答：Lei] | 帮助你集成已有的HDL代码，将原先已有的设计成果加入到Simulink和System genterator的设计结构中。 | [2006-9-20 10:59:03] |
| [问：yiyuanti] | AccelDSP和system generator多少钱一套? | |
| [答：Lei] | AccelDSP这个产品是按照模块来进行配置的，用户根据自己的需要来选择购买，不同的配置有不同的价格，价格从几千～几万不等。如果你想索要具体报价，可以跟我联系，我会把详细的报价信息告诉你。（lli@hirain.com ） sysgen的价格不到1000美金。 | [2006-9-20 11:01:05] |
| [问：sxh00408] | Accelware典型的IP盒有哪些？它们的主要应用？ | |
| [答：Xun] | (1)数字信号处理方面的(如FIR/CIC/FFT/DDS等) (2)通信方面的(如:VITERBI/RS等) (3)有矩阵运算方面的(如:矩阵分解/矩阵求逆等) 另外,ACCELDSP中对MATLAB中一些简单函数(如求平方根等)可以直接实现. | [2006-9-20 11:01:25] |
| [问：deihcy] | 能否详细介绍Matlab和Simulink的设计环境和流程图? | |
| [答：Lei] | 这个问题的回答会比较长，因为涉及到很多工具和具体模块的介绍。能把你的联系方式放到我的邮箱里面吗：lli@hirain.com，我会详细给你介绍一下。 | [2006-9-20 11:02:32] |
| [问：ecnanjing_EBY7E] | 请教,VHDL语言与C语言在DSP核中运行的效率哪个好些? | |
| [答：Francis] | VHDL is traditionally a hardware language while C is a higher level abstraction languge. When designing DSP system using FPGA, you will need some third party tool to convert C to RTL. The quality of the results will depend on the complexity of the design and also the efficiency of the third party tool. | [2006-9-20 11:03:27] |
| [问：yakinlu] | System Generator产生的verilog代码风格如何，注释是否详细，是不是门级网表啊？ | |
| [答：Xun] | 生成的代码保留了模型中的层次结构,有一定的注释.在生成的时候你可以选择生成VHDL代码或门级网表(NGC/EDIF)或.BIT文件 | [2006-9-20 11:03:57] |
| [问：Leo_Lu] | 这次所介绍的Xilinx的加速DSP设计工具是否具有兼容?需要全部购买或只购买一部分就能完成加速设计? | |
| [答：Lei] | 完全兼容。根据你需要完成的工作，可以选择购买一部分或者全部 | [2006-9-20 11:05:47] |
| [问：sunds99] | Xilinx中的DSP48E处理器能实现什么样的功能?外设有那些? | |
| [答：Francis] | DSP48E has the following enchancement: - 550Mhz operating speed - Adder/Subtractor logic to perform the adder portion of DSP filter design - 48-bit output to support 18x18 bit multiply and add functions - Optional “C” input that is 48 bits wide, allowing users to feed in the 48-bit output or feed in coefficients directly to the adder portion of the DSP slice. - Input and output pipeline registers enable 550MHz pipelined support. - Cascade registers allow users to combine inputs and outputs between DSP slices within a column without using any programmable routing resources. - Adder feedback allows users to implement accumulators using a single DSP slice. Please visit http://www.xilinx.com/cn/dsp for more information | [2006-9-20 11:07:51] |
| [问：jackfjg] | Xilinx的基于模块的设计,和传统的设计方法在设计速度和灵活性上有什么优势? | |
| [答：Xun] | 优势在于将模型设计与代码实现无缝集成在一起,可以节省如浮点到定点的转换\测试向量的生成\IP核的集成等耗时工作,设计速度可以成倍的提升.而且可以通过MATLAB/SIMULINK中的方便的图形显示和分析,可以对你的设计进行很好的探索. | [2006-9-20 11:08:06] |
| [问：jwfeng] | 模块化设计,如何对系统进行分割?有什么原则? | |
| [答：Lei] | 我不是很清楚你说的这个分割是不是指的每一个分系统的构建、分别进行代码生成和分别进行下载？如果是的话，没有什么特别的原则，需要你根据自己的设计想法来进行每一个分系统的搭建。进行代码生成的时候，可以整个系统一起进行代码的生成，也可以分别对每一个分系统进行。 | [2006-9-20 11:08:17] |
| [问：deihcy] | 什么是DSP和GPP?它们两者之间有什么区别和相同之处? | |
| [答：HongSwee] | DSP (Digital Signal Processing) Processor is Processor specifically design to calculate complex mathmatical equations or algorithms which is what signal processing is about. GPP is General Purpose Processor, which is mainly used any application, e.g. control function. | [2006-9-20 11:09:59] |
| [问：maszcy] | 当将设计的算法下载到硬件后，用何工具能检查硬件在性能上和功能上运行的正确性？ | |
| [答：Francis] | In System Generator, Xilinx provides Hardware in the loop feature that allows user to run the actual design in hardware. When Hardware in the loop function is initiated, the bitstream will be downloaded into the FPGA and testbenches will be provided through JTAG. The end result will then be read back into Simulink environment for verification. Once user is satisfied with the design, they can also implement a full speed design in system generator or export the design to a HDL Design flow. | [2006-9-20 11:11:01] |
| [问：ecnanjing_EBY7E] | DSP模型对应与产品化的DSP有何特点? | |
| [答：Lei] | Simulink构建的模型是通用的，不针对某一个具体的DSP或者FPGA。也就是说仿真模型与硬件是无关的。但是如果最终要下载到芯片上，比如说TI的DSP，那么必须选择与TI有关的产品来完成目标代码的生成与下载。如果是Xilinx的FPGA，那么就要选择sysgen来进行代码生成与下载。 | [2006-9-20 11:11:18] |
| [问：health_lijian] | accelware中的IP核与FPGA中的IP核有没有对应关系??? | |
| [答：Lei] | 目前两个IP库是分别独立，不能互相换用的。 | [2006-9-20 11:12:07] |
| [问：mayongtao] | 请问用systemgenerator的时候，用到在线仿真，就是电脑连接着板子，如何把自己的板子加到systemgenerator的xilinx模块中呢？ | |
| [答：Xun] | 在SYSTEM GENERATOR FOR DSP的帮助中有这方面的介绍,你可以在SYSTEM GENGERATOR 模块中选择"New Compiliation target"来加入你自己的板卡. | [2006-9-20 11:12:57] |
| [问：zcx1023] | xilinx blocket 中的MCODE模块不用ACCELDSP是否可转换成RTL代码 | |
| [答：Xun] | 是的,这是SYSTEM GENERATOR FOR DSP提供的功能,当然目前这个模块MCODE有一定的限制. | [2006-9-20 11:14:38] |
| [问：ecnanjing_EBY7E] | 请教,有时仿真的结果与实际运行时的效果不一样,这是为什么? | |
| [答：Lei] | 你说的“实际运行”是指放到硬件上进行的运行吗？如果使用自动代码生成工具，生成的代码结果和离线仿真的结果是一致的。如果放到硬件上有问题，需要看看是不是某个硬件资源的分配和使用出现了错误。 | [2006-9-20 11:14:54] |
| [问：ljqzxm] | 我想学习cpld，怎样才能快速入门并提高？谢谢 | |
| [答：Francis] | You can refers to our training website for more information. www.xilinx.com/support/education-home.html | [2006-9-20 11:15:48] |
| [主持人：ChinaECNet] | 各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 | [2006-9-20 11:16:15] |
| [问：mayongtao] | 在xilinx system generator里面hardware co－simulation如何加上其他的板子阿 | |
| [答：Lei] | 你说的“hardware co－simulation”是个硬件协同仿真模块，它支持目前Xilinx所有主要的开发板。不知道你说的“其他板子”指的是哪些板子？如果是其它公司的，应该是不支持的。 | [2006-9-20 11:16:19] |
| [问：yakinlu] | accelDSP和System Generatro能否把模型转化成DSP软核代码，能否自动将大的模型进行软硬件分割？ | |
| [答：Xun] | accelDSP和System Generatro不能把模型转化成DSP软核代码,也不能否自动将大的模型进行软硬件分割.这两个工具都是针对XILINX FPGA设计的. | [2006-9-20 11:16:28] |
| [问：blackstorm] | sysgen和accelDSP软件是针对所有xilinx的FPGA系列产品设计的吗? | |
| [答：Francis] | Yes. It currently support Xilinx Spartan and Virtex series of FPGA. | [2006-9-20 11:16:40] |
| [问：karl2006] | MATLAB中工具箱中有一个自带的图象边缘检测的SIMULINK DEMO，能否以此为例，具体讲讲其转换成比特流文件的过程 | |
| [答：Xun] | 边沿检测一般利用的是二维滤波来实现,在SYSTEM GENERATOR FOR DSP中有相应的参考设计.对于ACCELDSP,你需要自己编写可综合的MATLAB代码来实现. | [2006-9-20 11:18:53] |
| [问：wang.jack] | I am a beginner of Xilinx,so I want to know the difference between DSP and Xilinx chip,thanks a lot!! | |
| [答：Francis] | Traditional Programmable DSP normally has a fixed architecture. When the first started, it has a MAC (Multiply And Add) and some internal memory. When the processing requirement increases, DSP increases number of MAC units and also memory. This allows some forms of parallel processing to increase the performance. However, in Xilinx FPGA, we provide lots of MAC units and lots of internal memory. There is no fixed architecture to implement DSP task. User can decide how many MAC he/she wants to use. The main value proposition of Xilinx FPGA DSP is "High Performance" | [2006-9-20 11:19:37] |
| [问：wang.jack] | 请问xinlix开发套件的价格? | |
| [答：Francis] | PLease refers to www.xilinx.com/cn/dsp for pricing information. | [2006-9-20 11:20:05] |
| [问：reporter] | 结合Mathworks的Matlab和Simulink工具，Xilinx提供了两个开发工具，实现了从算法模型到Xilinx FPGA硬件芯片和板卡的无缝集成开发流程。这两个工具分别是什么？不同之处是什么？ | |
| [答：Francis] | 在Xilinx面向数字信号处理开发的环境中，包含的主要工具有两个：AccelDSP和System Generator。一个是AccelDSP Synthesis，用于实现从Matlab的m语言算法到FPGA的转换；另一个是System Generator，用于实现从Simulink模型到FPGA的过渡。两个工具进行代码转换的源头，一个是MATLAB，一个是Simulink，这是最大的不同之处。其它的不同之处，主要是工具使用过程中的一些细节地方。但是两个工具是可以集成在一起使用的。选择哪一个工具，主要取决于客户自己使用工具的习惯。随着我们开发系统复杂程度的提高，两个工具的结合可以帮助我们处理不同的问题，所以建议朋友们可以都尝试一下 | [2006-9-20 11:20:51] |
| [问：xiaoyubj] | hirain公司主要为用户提供哪些产品和服务？ | |
| [答：Lei] | 恒润科技有两个主要业务。一项是代理业务，我们代理20多种产品，其中MATLAB是大家最熟悉的，我们是MATLAB在中国大陆的唯一代理。与信号处理相关的有4、5种产品。另一项业务是工程咨询与服务。 大家可以到恒润网站上仔细了解一下:www.hirain.com。 | [2006-9-20 11:21:49] |
| [问：woshengton] | sysgen中是如何处理不同时钟域之间的转换的？ | |
| [答：Xun] | 需要对不同时钟域搭建模型(每个模型中多需要有SYSTEM GENERATOR 模块),他们之间可以采用FIFO来连接,具体实现在帮助文件中有详细说明.你可以查看"Multiple Subsystem Generator". | [2006-9-20 11:22:24] |
| [问：sampeng21] | 我是个初学者有没有入门级的平台啊,请介绍一下好吗?谢谢!!! | |
| [答：Lei] | 不知道你想了解哪方面的入门级知识。不过，MATLAB是一个非常好的学习平台，如果你想了解具体的信息，可以跟我联系：lli@hirain.com | [2006-9-20 11:25:03] |
| [问：zcx1023] | sysgend中的 m_code模块是否可以不使用 accelDSP软件转换成 RTL代码？谢谢 | |
| [答：Xun] | SYSGEN 中的m_code模块本身就具有将MCODE转化为RTL代码的功能,只是功能没有ACCELDSP那么强大. | [2006-9-20 11:25:37] |
| [问：tingfeng_2008] | 请问专家,高性能并行处理的FPGA的资源有多高?它的利用率,采用你们的设计方法能达到多高? | |
| [答：Francis] | From DSP perspective, in our high performance V4 Virtex FPGA, we provide up to 512 DSP48 slices and each can operate up to 500Mhz. This can provide a performance up to 256GMAC/s. This is several magnitude above traditional DSP. | [2006-9-20 11:25:40] |
| [问：Leo_Lu] | 软核cpu和普通cpu有何性能上的差异？ | |
| [答：HongSwee] | General purpose CPU is fixed in architecture, thus it is optimal for a fixed application. It also has some speed advantage (MHz) but at the down side is can disappear from the market from the manufacturer move to a better technology node say 90nm. For Soft CPU, it has the advantage of it will be alway available even when the vendor imgrate to a latest technology node say 65nm. With soft CPU, it is extremely flexible, you can defined your own system architect with it. You can also implement many soft CPU core in a silicon to improve the overall processing performance. | [2006-9-20 11:26:00] |
| [问：tingfeng_2008] | 模型是如何建立的?它的原则是什么? | |
| [答：Lei] | 任何一个数学公式和物理模型都可以利用Simulink建模来进行搭建。 | [2006-9-20 11:29:50] |
| [问：dutic] | 如何进行估计系统和每个模块所需的FPGA资源? | |
| [答：Francis] | You can use the "Resource Generator" in System Generator to have an estimate of each sub-system. | [2006-9-20 11:30:04] |
| [问：reporter] | In the webcast, it was mentioned that the we can convert Simulink Design into Xilinx FPGA hardware implementation through System Generator. I am confused, can you elaborate? | |
| [答：Francis] | To implement your design into Xilinx FPGA, you will have to replace the MATLAB’s Simulink block with Xilinx FPGA blockset before running System Generator for DSP to generate HDL code to target Xilinx FPGA. Every Blockset provided in System Generator has its associated optimized RTL codes that is targeted for Xilinx FPGA. User can then generate FPGA bitstream with a click of a button, the required tools will be invoked background. | [2006-9-20 11:30:46] |
| [问：karl2006] | 如何指定FPGA的引脚?也就是如何编写UCF文件? | |
| [答：Francis] | Please search for XAPP199 application note on Xilinx website for more information. | [2006-9-20 11:32:08] |
| [问：sunds99] | 演示中对系统集成平台中的”不用关心实现，只需关心算法”有些什么含义? | |
| [答：Lei] | 我们刚才介绍的工具可以让你把研发的重心放在模型的构建、算法的设计方面，因为这些模型和算法才是你设计工作中的精华，而不是让你把过多的精力放在工具的掌握上，尤其是硬件设计工具的学习和使用上。 | [2006-9-20 11:32:16] |
| [问：zcx1023] | MCODE模块在什么情况下可以直接转换成RTL代码，目前有那些限制？谢谢 | |
| [答：Xun] | 一般MCODE做基于状态控制的实现比较好,也可以实现一些简单的加减乘除,具体如下: Simple and compound if/else/elseif end statements switch statements Arithmetic expressions involving only addition and subtraction Addition Subtraction Multiplication Division by a power of two Relational operators: < Less than <= Less than or equal to > Greater than >= Greater than or equal to == Equal to ~= Not equal to Logical operators: & And | Or ~ NOT | [2006-9-20 11:32:51] |
| [问：health_lijian] | ACCELDSP将MATLAB代码转换为FPGA程序后,是否会相应地应用FPGA内部的硬件资源来对程序进行优化?? | |
| [答：Xun] | 是这样的,如使用XILINX FPGA中的硬乘法器/DSP48等 | [2006-9-20 11:33:29] |
| [问：woshengton] | 在设计时常发现，改变simulink中的参数设置后，无法直观、快速的在生成的HDL代码中发现对应的改变。有没有类似交叉索引的操作，或者其他好的建议？ | |
| [答：Lei] | Simulink的代码生成工具中提供了索引操作工具呀，不知道你的具体问题是什么。因为System Gnerator生成的代码可读性都比较好，所以对模型的修改是比较容易在代码中进行定位的。 | [2006-9-20 11:34:44] |
| [问：ddeity] | 能不能详细介绍下嵌入式处理器核? | |
| [答：HongSwee] | In Xilinx we have extremely flexible soft CPU core Microblaze and Picoblaze. Please refer to the below link for more information: http://www.xilinx.com/xlnx/xebiz/designResources /ip_product_details.jsp?key=micro_blaze | [2006-9-20 11:35:29] |
| [问：qiujibing] | 进行此类设计需要哪些软件 | |
| [答：Xun] | MATLAB/SIMULINK/SYSTEM GENERATOR/ISE(针对SIMULINK模型设计)或MATLAB/SIMULINK/ACCELDSP/ISE(针对M模型设计) | [2006-9-20 11:37:29] |
| [问：sunds99] | Sysgen公司的黑盒模块有些什功能?它的价格如何? | |
| [答：Lei] | 帮助你集成已有的HDL代码，将原先已有的设计成果加入到Simulink和System genterator的设计结构中。整个sysgen的价格不超过1000美金。 | [2006-9-20 11:37:32] |
| [问：sxh00408] | 能否详细介绍一下IP-Explorer 技术？ | |
| [答：Lei] | AccelDSP支持一种叫做IP-Explore的技术，允许尝试通过不同的硬件结构来实现同一个算法。例如，如果我们要实现y=sqrt(a)/sin(b)的算法，可以有三种不同的结构：对于12bit或者更低的精度，使用双向表结构实现比较合适，但相比于其他结构，该实现方法的资源增长的很快；对于输入字长比较中等的情况，可以使用线性内插查找表来实现，而对于输入字长较大，最好是选用Cordic算法结构，Acceldsp工具中提供了不同的实现结构，可以根据用户的需求进行灵活的设置和探索。 | [2006-9-20 11:38:16] |
| [问：binelf] | 请你解释一下：FPGA与传统DSP一个最大的优势是：应用于高性能需求领域，他的特点是以资源换性能， 怎么解释：以资源换性能 | |
| [答：Francis] | Most Traditional DSP has fixed architecture and normally optimization means writing in assmbly codes to see how we can reduce the cycles required for a particular task. On the other hand, in FPGA, we can use different architecture or resources to implement. Hence, in FPGA we can trade-off performance with resources. For example, we can design a 256 taps FIR filter fully parallel that is able to operate up to 400Mhz. This is something traditional DSP difficult to match. | [2006-9-20 11:39:10] |
| [问：chunhuai] | 我以前使用ALTERA的FPGA，转学XILINX的话需要学些什么？ | |
| [答：HongSwee] | Xilinx FPGA is extremely easy to use, you should be able to use it within a few days. You just need to know the Xilinx FPGA architecture and ISE tool to fully explore the tremendous performance within the Xilinx FPGA. To accelerate your learning curve, you may want to check out the classes available from the below link: http://www.xilinx.com/support/training/asia-learning-catalog.htm | [2006-9-20 11:41:01] |
| [问：maszcy] | 需要产生一组与算法有关的时序，用Simulink和Sysgen能实现吗？ | |
| [答：Xun] | 可以,在模型中可以通过产生使能信号或用PicoBlaze或MICOBLAZE来实现 | [2006-9-20 11:41:06] |
| [问：小缘儿] | Xilinx的培训在哪个城市？ | |
| [答：Francis] | Training in Xilinx is offered by our Authorized Training partner found in most of the cities in China and other Asia countries. Please refers to the following link: http://www.xilinx-china.com/support/ch_training/schedules.htm | [2006-9-20 11:42:04] |
| [问：jwfeng] | 请问模块化FPGA设计的主要流程是什么？ | |
| [答：Lei] | 先使用Simulink构建一个系统模型，然后用System Generator中提供的DSP IP核来对模型进行重新修改，再利用代码生成工具将模型生成可综合的RTL代码，并调用ISE完成对这些代码的综合、布局布线等工作，最后生成一个bit流文件，下载到硬件板卡上运行 | [2006-9-20 11:43:10] |
| [问：karl2006] | 能否提供比较全面的SG使用资料？ | |
| [答：Lei] | 将你的联系方式发给我（lli@hirain.com），我会给你提供详细的资料。 | [2006-9-20 11:44:28] |
| [问：mayongtao] | 请问在fpga中可以进行浮点运算么 | |
| [答：Francis] | You can use Floating Point Operator IP provided by Xilinx to implement floating point computation. However, if you can use Xilinx embedded processor, you can make use of our Floating Point Unit(FPU). | [2006-9-20 11:45:17] |
| [问：yourseven] | 在使用MATLAB进行FPGA设计时, 如何提高母片利用率？提高安全性是否会降低母片利用率？ | |
| [答：Xun] | 这个问题可能需要通过MATLAB对具体的设计进行分析优化来达到,如通过量化分析,用尽量少的位宽来满足设计的要求,以减少芯片资源. | [2006-9-20 11:45:59] |
| [问：guoyuhua] | 我们专门从事开发工作，想问目前国内这些器件及相应的开发工具好买吗？ | |
| [答：Francis] | Yes, you can approach Hirain Technolgies or any of local distributors (Avnet or Nuhorizons) if you are interested to purchase. | [2006-9-20 11:47:17] |
| [问：jinzhaohu] | 我现在想直接编程实现图像处理方面的算法，出于效率的考虑不想采用.m到.v的设计方法，请问有这方面的参考设计吗？ （主要是数字滤波） | |
| [答：Lei] | 我不太清楚你说的“直接编程”是什么意思？是直接在FPGA上进行编程吗？可以在Xilinx网站上查找一下参考设计的获取方式。 | [2006-9-20 11:47:47] |
| [主持人：ChinaECNet] | 所有问题均已提交给Xilinx公司的专家。座谈期间未回答的问题，Xilinx公司专家也会逐一回答，并在中电网上公布，请大家注意收看。 | [2006-9-20 11:51:44] |
| [问：mmdc001] | XILINX 有无在上海进行相关DSP应用的培训计划？ | |
| [答：Francis] | Please refers to the link for more information: http://www.xilinx-china.com/support/ch_training/schedules.htm | [2006-9-20 11:51:45] |
| [主持人：ChinaECNet] | 由于时间关系，本次中电网“在线座谈”马上就要结束了。虽然各位听众（网友）已与Xilinx公司的专家讨论了许多问题，但是还有许多提问没有来得及进行交流。本次在线座谈结束后，中电网将请Xilinx公司的专家继续答复所有的来自各位听众（网友）的提问，然后整理上载到中电网网站上，以便大家查阅。 | [2006-9-20 11:52:09] |
| [主持人：ChinaECNet] | 在此，中电网特别感谢给予本次中电网在线座谈巨大支持的Xilinx公司，特别感谢专门在线回答各位听众（网友）提问的Xilinx公司的各位专家们，特别感谢各位听众（网友）积极热情的参与。 | [2006-9-20 11:52:21] |
| [主持人：ChinaECNet] | 祝大家事业有成、生活愉快！欢迎多提宝贵意见，欢迎关注中电网，下次再见。 | [2006-9-20 11:52:32] |
| 非在线问答： | ||
| [问：] | 现在在产的cpld价格最低的是哪种？ | |
| [答：] | In Xilinx the lowest cost CPLD is Cool-Runner II. | |
| [问：] | 一个FPGA上实现多个处理器工作频率的制约因素如何来确定？ | |
| [答：] | The number of soft core CPU that can be implemented into a FPGA will depends on the FPGA resources available. As you may know, every soft core will occupy a fix amount of resource, e.g. LUT. | |
| [问：] | 能否详细介绍嵌入处理器1设计流程? | |
| [答：] | Please refer to the below link for a demo-on-demand: http://www.demosondemand.com/clients/xilinx/001 /page/index_eps.asp#04. If you need a training class, please refer to the below link: http://www.xilinx.com/support/training/asia-learning-catalog.htm | |
| [问：] | 怎样设计来加速DSP | |
| [答：] | There are numerous ways to accelerate the DSP Processor speed by using FPGA. I would suggest that you take a look at the demo-on-demand to have some idea: http://www.demosondemand.com/clients/xilinx/001 /page/index_dsp.asp#27 as well as visitign the link: http://www.xilinx.com/products/design_resources/dsp_central /resource/coprocessing.htm | |
| [问：] | 能否方便的自定义DSP指令？ | |
| [答：] | Unlike those traditional DSP, FPGA DSP solution offered in Xilinx is not offered in the form of DSP Core. We provide Signal Processing capability with the FPGA to allow user to build highly parallel and high performance DSP algorithm in hardware. Hence, we do not provide way to define DSP instruction on the FPGA at this point of time. | |
| [问：] | 功耗是否可以接受？ | |
| [答：] | This is a relative question and we need to understand the reference point of comparsion. | |
| [问：] | 基于模块的FPGA设计,怎样设置密码保护，以保护源程序的安全？ | |
| [答：] | In Spartan devices, you can use a CPLD to protect your IP. Using this method, user can split the design and put a portion on the CPLD. In Virtex devices, it has an onchip decryptor that can be enabled to make the configuration bitstream (and thus the whole logic design) secure. Xilinx implements a standard triple DES (TDES) scheme for securing a bitstream. TDES is considered very safe in industry, military, and government applications. This scheme is used daily by banks to transfer trillions of dollars around the world. The user can encrypt the bitstream in the Xilinx software, and the Virtexchip then performs the reverse operation, decrypting the incoming bitstream and internally recreating the intended configuration. This method provides a very high degree of design security. The Virtex device families store the internal decryption keys in a few hundred bits of dedicated RAM, backed up by a small, externally connected battery. This battery backed-up key is the most secure solution since the keys are erased if the FPGA is tampered with. Please refers to the app note for more information: http://direct.xilinx.com/bvdocs/appnotes/xapp766.pdf | |
| [问：] | 我现在用matlab7.1,但总是觉得运行很慢,我的电脑配置可以,是奔腾cpu3.0G,内存513M,会不会是内存小了点?因为在做sysgenerator时候很花费时间,请告知原因,谢谢 | |
| [答：] | 512M的内存的确比较小，如果你运行的模型比较复杂的话，建议你把内存换的大一些。MATLAB升级到7以后，我们发现速度比原来慢了一些，这是因为整个软件系统越来越庞大和复杂了，建议你只安装必须的几个模块，没有必要把所有的产品模块都安装上。 | |
| [问：] | Xilinx的FPGA嵌入了IBM的PowerPC和MicroBlaze处理核,大大增强了性能,请问它们的总线连接是如何处理的?速度能达到多少? | |
| [答：] | Both PPC405 and Microblaze support IBM CoreConnect bus, which is a set of on-chip buses. CoreConnect consists of the following buses - PLB, Processor Local Bus - OPB, On-chip Peripheral Bus - DCR, Device Control Register PPC405 supports the following buses/interfaces - PLB (This is the main processor bus) - DCR - OCM (On-chip memory, dedicated BRAM interface) - APU (Auxillary Processign Unit, dedicated co-processor interface) Microblaze supports the following buses/interface - OPB (Main processor bus) - LMB (Local Memory Bus, dedicated BRAM interface) - FSL (Fast Simplex Link, point-to-point high speed link and co-processor interface) - XCL (Cache link) Note that all the above are on-chip connections. They do not go off chip. For off chip connection they have to bridge between the on-chip buses to an off chip bus. On such bridge is OPB2PCI bridge, which is a paid Logicore. They can also design their own (e.g. PLB-to-60x). For external memory connection, EDK has numerous memory controllers such as PLB_DDR, OPB_SDRAM, OPB_EMC,…etc. Below are some performance numbers: PLB OPB Clk freq (MHz) 100 125 Max throughput (MB/s) 1600 500 Typ throughput (MB/s) 533 167 | |
赛灵思（Xilinx, Inc.，NASDAQ：XLNX）是All Programmable FPGA、SoC、MPSoC、RFSoC和3D IC的全球领先供应商，独特地实现了既能软件定义又能硬件优化的各种应用，推动了云计算、5G无线、嵌入式视觉和工业物联网等行业的发展。如需了解更多信息，敬请访问赛灵思中文网站：http://china.xilinx.com/。
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